JPS5868963A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5868963A JPS5868963A JP56167371A JP16737181A JPS5868963A JP S5868963 A JPS5868963 A JP S5868963A JP 56167371 A JP56167371 A JP 56167371A JP 16737181 A JP16737181 A JP 16737181A JP S5868963 A JPS5868963 A JP S5868963A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- crystal layer
- crystal
- insulating
- insulating crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は新規な半導体装置、特に立体的な構造にした半
導体集積回路に関する。
導体集積回路に関する。
半導体集積回路（ＩＣ）は通常、シリコンなどの半導体
結晶基板表面に多数の半導体素子などの電子回路素子を
平面的に形成した構造である。そして、近年、電気的特
性の向上が期待されるためＩＣは極力微細化して、′粂
槓度を高め、電子回路を小型化する方向に研究が進めら
れている。しかしながら、微細化にも限界があり、また
回路素子には小型化が難しいものもある。
結晶基板表面に多数の半導体素子などの電子回路素子を
平面的に形成した構造である。そして、近年、電気的特
性の向上が期待されるためＩＣは極力微細化して、′粂
槓度を高め、電子回路を小型化する方向に研究が進めら
れている。しかしながら、微細化にも限界があり、また
回路素子には小型化が難しいものもある。
本発明はかような観点より、集積回路素子を立体的に積
層して大集積化することを目的としており、その特徴は
半導体結晶基板上に絶縁結晶層を介して、電子回路が設
けられた複数の結晶領域がそれぞれ四方側面を同じく絶
縁結晶層によって分離され、且つ該結晶領域が絶縁結晶
層のみ、あるいは半導体結晶層を挾持した絶縁結晶層を
介して順次に積み重ねられた三次元的構造からなる半導
体装置を提案するものである。
層して大集積化することを目的としており、その特徴は
半導体結晶基板上に絶縁結晶層を介して、電子回路が設
けられた複数の結晶領域がそれぞれ四方側面を同じく絶
縁結晶層によって分離され、且つ該結晶領域が絶縁結晶
層のみ、あるいは半導体結晶層を挾持した絶縁結晶層を
介して順次に積み重ねられた三次元的構造からなる半導
体装置を提案するものである。
以下、図面を参照して実施例により詳細に説明する。第
４図は一層目の結晶領域と二層目の結晶領域との開に半
導体結晶層を挾持した絶縁結晶層を有する構造の半導体
装置断面を示しており、本発明にかかるこのような構造
は絶縁結晶層が半導体結晶層上に容易にエピタキシャル
成長されることによって達成される。絶縁結晶層（以下
、ＥＧＩ層と称する）として、代表的なものにマグネシ
ャスピネルＣＭｔｏ、Ａ１１ａｙｓ＞があり、これはシ
リコン（Ｓｉ）結晶と結晶格子整合が極めて良好である
。
４図は一層目の結晶領域と二層目の結晶領域との開に半
導体結晶層を挾持した絶縁結晶層を有する構造の半導体
装置断面を示しており、本発明にかかるこのような構造
は絶縁結晶層が半導体結晶層上に容易にエピタキシャル
成長されることによって達成される。絶縁結晶層（以下
、ＥＧＩ層と称する）として、代表的なものにマグネシ
ャスピネルＣＭｔｏ、Ａ１１ａｙｓ＞があり、これはシ
リコン（Ｓｉ）結晶と結晶格子整合が極めて良好である
。
、第１図に示す実施例はこのような８１層とＭｌＯ０Ａ
１２ＯＢからなるＥＧＩ層とが順次にエピタキシャル成
長されており、Ｂｉｉ板１、上にＥＧＩノー２を介して
第１の８鳳結晶領域８が多数設けられ、それぞれに半導
体素子などの要路素子が形成されて、その表面に１１ｔ
極配線８Ｌがなされている。
１２ＯＢからなるＥＧＩ層とが順次にエピタキシャル成
長されており、Ｂｉｉ板１、上にＥＧＩノー２を介して
第１の８鳳結晶領域８が多数設けられ、それぞれに半導
体素子などの要路素子が形成されて、その表面に１１ｔ
極配線８Ｌがなされている。
その上ｉ１とＥＧＩ層４を設けて、更にその上に８１結
晶層５、Ｅ（１１層６がエピタキシャル成長されている
。そして、第２の８４結晶領域７が設けられて、その内
部に回路素子が形成されており、第１の８ｉ結晶領域８
、第２０）８ｉ結晶領域７は共に四方側面をＥＧＩ層ｇ
で分離しである。
晶層５、Ｅ（１１層６がエピタキシャル成長されている
。そして、第２の８４結晶領域７が設けられて、その内
部に回路素子が形成されており、第１の８ｉ結晶領域８
、第２０）８ｉ結晶領域７は共に四方側面をＥＧＩ層ｇ
で分離しである。
このような構造形成のために、最上層の電極配線７Ｌに
はアルミニウム（ムｌ）などの低融点金属゛を使用して
も差し支えないが、第１層の１を極配線３ＬにはＥＧＩ
層およびＳｉ層のエピタキシャル成長の加熱温度に耐え
る材料を用いなけｎばならない。一般に、これらエピタ
キシャル成長は、９００〜１０００じＣ〕まで基体が加
熱されるから、配線材料はそれに耐えることができるチ
タンタングステンシリサイド、その他のシリサイド。
はアルミニウム（ムｌ）などの低融点金属゛を使用して
も差し支えないが、第１層の１を極配線３ＬにはＥＧＩ
層およびＳｉ層のエピタキシャル成長の加熱温度に耐え
る材料を用いなけｎばならない。一般に、これらエピタ
キシャル成長は、９００〜１０００じＣ〕まで基体が加
熱されるから、配線材料はそれに耐えることができるチ
タンタングステンシリサイド、その他のシリサイド。
タングステン金属などを衡用する。又、Ｓｉ結晶領域８
，７に設けられる素子も１０００（’Ｃ）以下の低温処
理で形成される。
，７に設けられる素子も１０００（’Ｃ）以下の低温処
理で形成される。
且つ、−極配線８Ｌの巾は２〔μｍ）細度とすることが
好ましくて、その程度であれば非結晶性のこれら配線上
に被着させたＥＧＩ層４も結晶性が回復する。ところで
、８１結晶層５をＥＧＩ７Ｊ４．６の間に挾持させるの
は、一層その結晶性を良好にするためで、同様にこれら
８１結晶層５も表面層をレーザアニールする。且つ、８
ｉ結晶層５の存在は放熱性も良くなり、又この８ｉ結晶
１−５を接地すれば、上下をこ立体的に構成した回路素
子の信号擾乱（クロストークなど）を防止する効果もあ
る。
好ましくて、その程度であれば非結晶性のこれら配線上
に被着させたＥＧＩ層４も結晶性が回復する。ところで
、８１結晶層５をＥＧＩ７Ｊ４．６の間に挾持させるの
は、一層その結晶性を良好にするためで、同様にこれら
８１結晶層５も表面層をレーザアニールする。且つ、８
ｉ結晶層５の存在は放熱性も良くなり、又この８ｉ結晶
１−５を接地すれば、上下をこ立体的に構成した回路素
子の信号擾乱（クロストークなど）を防止する効果もあ
る。
一万、第１図に示す構造はＳｉ結晶層５が仔在するため
、上記クロストークを防止できるが゛、第１層の８ｉ結
晶領域８に設けた回路素子と、第２ノ１の８１結晶頭域
７に設けた回路素子との上下接続は不可能となる。した
がって、上下層や接続を要する場合には第２図に示す構
造にする必要があり、図において電極配線８Ｌ−１が上
下層の回路素子の接続部を図示しているｔ第２図に示す
構造はそのために８ｉ結晶層５とＥＧＩ層６とが除去さ
れており、他は第１図の構造と変りはない。尚最上層は
非結晶咋ｐ酸化シリコン（８ｒ Ｏｔ ）膜９を絶縁層
として形成し、窓あけして、アルミニウムの電極配線７
Ｌを形成する。
、上記クロストークを防止できるが゛、第１層の８ｉ結
晶領域８に設けた回路素子と、第２ノ１の８１結晶頭域
７に設けた回路素子との上下接続は不可能となる。した
がって、上下層や接続を要する場合には第２図に示す構
造にする必要があり、図において電極配線８Ｌ−１が上
下層の回路素子の接続部を図示しているｔ第２図に示す
構造はそのために８ｉ結晶層５とＥＧＩ層６とが除去さ
れており、他は第１図の構造と変りはない。尚最上層は
非結晶咋ｐ酸化シリコン（８ｒ Ｏｔ ）膜９を絶縁層
として形成し、窓あけして、アルミニウムの電極配線７
Ｌを形成する。
次に、本発明にかかる半導体装置の製造法を、第２図に
示す構造について概略ｉ明する。第８図ないし第６図は
工程順断面図で、先づ第８図に示すように８１基板ｌ、
上に膜厚１〔μｍ〕のＥＧＩ層２を気相エピタキシャル
成長し、続いてｎ’ｙ８鳳結晶層１１とｎ型８１結晶層
１２とをエピタキシャル成長する。ＭｇＯ，Ａ＆ＯＢか
らなるＥＧＩｊ−は、成長温度９００〜１０００（”Ｃ
）、塩化アルミニウムと塩化マグネシウムのモル比を適
度に洞部して成長させる。Ｓｉ結晶層１１．１２はモノ
シランに混入するアルシンの麓を加減して、ｎ＋型ある
いはｎ型とす゛ることは周知のとおりで、１型８遍結晶
層１１の膜厚は１．（μｍ）、ｎ型Ｓ最結晶層１２の膜
厚は２〔μｍ〕程度にする。
示す構造について概略ｉ明する。第８図ないし第６図は
工程順断面図で、先づ第８図に示すように８１基板ｌ、
上に膜厚１〔μｍ〕のＥＧＩ層２を気相エピタキシャル
成長し、続いてｎ’ｙ８鳳結晶層１１とｎ型８１結晶層
１２とをエピタキシャル成長する。ＭｇＯ，Ａ＆ＯＢか
らなるＥＧＩｊ−は、成長温度９００〜１０００（”Ｃ
）、塩化アルミニウムと塩化マグネシウムのモル比を適
度に洞部して成長させる。Ｓｉ結晶層１１．１２はモノ
シランに混入するアルシンの麓を加減して、ｎ＋型ある
いはｎ型とす゛ることは周知のとおりで、１型８遍結晶
層１１の膜厚は１．（μｍ）、ｎ型Ｓ最結晶層１２の膜
厚は２〔μｍ〕程度にする。
次いで、第４図に示すようにフォトプロセスを用いて、
分離領域の８１結晶層１１．１２をエツチング除去した
後、その上にＥＧＩ層８をエピタキシャル成長してエツ
チング除去部分を埋没させ次にｎ型８１結晶層１２ よ
り上面に被ｓｔシたＥＯＩ層を化学研磨して除去する。
分離領域の８１結晶層１１．１２をエツチング除去した
後、その上にＥＧＩ層８をエピタキシャル成長してエツ
チング除去部分を埋没させ次にｎ型８１結晶層１２ よ
り上面に被ｓｔシたＥＯＩ層を化学研磨して除去する。
そうすれば１型Ｓｉ結晶層１１とｎ型８ｉ結晶層１２か
らなる多数の８ｉ結晶領域８が形成される。
らなる多数の８ｉ結晶領域８が形成される。
次いで、第５図に示すように、上記のようにして四方側
面が絶縁され、表面が露出した８１結晶領域８に公知の
技法にてｎｐｎ型バイポーラ半導体素子その他の回路素
子を形成し、更にその表面をとチタンタングステンシリ
サイドを被着してパターシニングし、電極配線８Ｌを形
成する。このような素子形成は通常の通り化学気相成長
法、又は熱酸化法によって設けた８ｉ（４膜（図示せず
）を利用する。次いで、配線もしくは配線のパターンニ
ングに用いたレジストをマスクとして、８過結晶上の８
ｉ０２を除去し、８１結晶を露呈させ、第６図に示すよ
うにその上面に再びＥＧＩ層４を成長する。これはチッ
プ全面に亘って８７結晶が露呈している上にＥＧＩを成
長させる為に、８１と同じ結晶格子定数を持つＥＧＩは
そのまま８１結晶の結晶性を受けつぐ。従って、この上
に成長するＳ、ｉエピタキシャル層はチップ全面に結晶
核が存在しているのでレーザアニールを行えば、チップ
全面に単結晶イＨされる。また、この８ｉ工ピ層は下１
−からの結′晶性をそのまま受けついでいるので、結晶
方位の制御を必要としない。
面が絶縁され、表面が露出した８１結晶領域８に公知の
技法にてｎｐｎ型バイポーラ半導体素子その他の回路素
子を形成し、更にその表面をとチタンタングステンシリ
サイドを被着してパターシニングし、電極配線８Ｌを形
成する。このような素子形成は通常の通り化学気相成長
法、又は熱酸化法によって設けた８ｉ（４膜（図示せず
）を利用する。次いで、配線もしくは配線のパターンニ
ングに用いたレジストをマスクとして、８過結晶上の８
ｉ０２を除去し、８１結晶を露呈させ、第６図に示すよ
うにその上面に再びＥＧＩ層４を成長する。これはチッ
プ全面に亘って８７結晶が露呈している上にＥＧＩを成
長させる為に、８１と同じ結晶格子定数を持つＥＧＩは
そのまま８１結晶の結晶性を受けつぐ。従って、この上
に成長するＳ、ｉエピタキシャル層はチップ全面に結晶
核が存在しているのでレーザアニールを行えば、チップ
全面に単結晶イＨされる。また、この８ｉ工ピ層は下１
−からの結′晶性をそのまま受けついでいるので、結晶
方位の制御を必要としない。
レーザアニールによって１００〔μｍ〕の大きなｔシと
することが可能で、十分に結晶性が与えられる。且つ、
上下！−の接続電極８Ｌ−１はＥＧＩ層４を窓あけして
、チタンタングステンシリサイドをパターンニングする
。
することが可能で、十分に結晶性が与えられる。且つ、
上下！−の接続電極８Ｌ−１はＥＧＩ層４を窓あけして
、チタンタングステンシリサイドをパターンニングする
。
これらのＥ Ｇ Ｉ Ｉｍ、特に分離領域を埋没させる
ＥＧｌｌｌｇの成長膜厚は２Ｃ，μｍ〕程度が望ましく
、余り厚くすれ、ば結晶性が悪くなる心配がある。
ＥＧｌｌｌｇの成長膜厚は２Ｃ，μｍ〕程度が望ましく
、余り厚くすれ、ば結晶性が悪くなる心配がある。
叉、レーザアニールはエピタキシャル成長毎に行なえば
、結晶性改善の効果が大きい。
、結晶性改善の効果が大きい。
上記は第１層の８ｉ結晶領域と回路素子形成法であるが
、第２層およびそれより上層の形成法も同体で変りはな
い。
、第２層およびそれより上層の形成法も同体で変りはな
い。
以上の説明から明らかなように、本発明は結晶化が容易
な薄い絶縁結晶層を介在させ、半導体結晶と交互に成長
させて三次元構造きするＩＣであり、著しく大集積化し
て、その特性改善と電子回路の小型化に役立つものであ
る。
な薄い絶縁結晶層を介在させ、半導体結晶と交互に成長
させて三次元構造きするＩＣであり、著しく大集積化し
て、その特性改善と電子回路の小型化に役立つものであ
る。
第１図および第２図は本発明にかかる半導体装ｍｊの構
造断面図、第３図ないし第６図はその製造工程順図であ
る。 図“胃、ｌはシリコン基板、２・４・６．８は絶縁結晶
（ＥＧＩ）層、３＃７はシリコン結晶領域３Ｌ、７Ｌは
電極配線を示す。 第１図 第２図 第３図 第５１９２１ 第６閏
造断面図、第３図ないし第６図はその製造工程順図であ
る。 図“胃、ｌはシリコン基板、２・４・６．８は絶縁結晶
（ＥＧＩ）層、３＃７はシリコン結晶領域３Ｌ、７Ｌは
電極配線を示す。 第１図 第２図 第３図 第５１９２１ 第６閏
Claims (1)
- 半導体結晶基板上に絶縁結晶層を介して、電子回路素子
が設けられた複数の結晶領域がそれぞれ四方側面を同じ
く絶縁結晶層によって分離され、且つ該結晶領域が絶縁
結晶層のみ、あるいは半導体結晶り一を挾持した絶縁結
晶層を介して順次に積み重ねられて三次元的構造とした
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167371A JPS5868963A (ja) | 1981-10-19 | 1981-10-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167371A JPS5868963A (ja) | 1981-10-19 | 1981-10-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5868963A true JPS5868963A (ja) | 1983-04-25 |
Family
ID=15848467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167371A Pending JPS5868963A (ja) | 1981-10-19 | 1981-10-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180156A (ja) * | 1984-02-28 | 1985-09-13 | Agency Of Ind Science & Technol | 半導体立体回路素子の製造方法 |
| US4779127A (en) * | 1985-07-11 | 1988-10-18 | Nec Corporation | Three-dimensional integrated circuit |
| WO2010116429A1 (ja) * | 2009-04-06 | 2010-10-14 | パナソニック株式会社 | Ｃｍｏｓ回路 |
-
1981
- 1981-10-19 JP JP56167371A patent/JPS5868963A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180156A (ja) * | 1984-02-28 | 1985-09-13 | Agency Of Ind Science & Technol | 半導体立体回路素子の製造方法 |
| US4779127A (en) * | 1985-07-11 | 1988-10-18 | Nec Corporation | Three-dimensional integrated circuit |
| WO2010116429A1 (ja) * | 2009-04-06 | 2010-10-14 | パナソニック株式会社 | Ｃｍｏｓ回路 |
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