JPS5869132A - 電子化ハイブリツド回路 - Google Patents
電子化ハイブリツド回路Info
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- JPS5869132A JPS5869132A JP16778981A JP16778981A JPS5869132A JP S5869132 A JPS5869132 A JP S5869132A JP 16778981 A JP16778981 A JP 16778981A JP 16778981 A JP16778981 A JP 16778981A JP S5869132 A JPS5869132 A JP S5869132A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
- H04B1/54—Circuits using the same frequency for two directions of communication
- H04B1/58—Hybrid arrangements, i.e. arrangements for transition from single-path two-direction transmission to single-direction transmission on each of two paths or vice versa
- H04B1/586—Hybrid arrangements, i.e. arrangements for transition from single-path two-direction transmission to single-direction transmission on each of two paths or vice versa using an electronic circuit
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２趣入力インピーダンスを複素インピーダン
スにするのに適した電子化ハイブリッド回路に関する。
スにするのに適した電子化ハイブリッド回路に関する。
従来、電子化ハイブリッド回路は、交流等価回路で示す
と第１図のような構成が用いられておυ、相補電圧を出
力する増巾器１．それぞれ等しい抵抗値Ｒ１／２ の出
力抵抗２．差動増幅器３，４．受動回路５，６および電
圧増巾器７とからなる。該回路動作を説明すると、端子
８に印加された４＃入力力値ＶＲは、増巾器１に入力さ
れ、その相補出力は出力抵抗２を経て２線端子９，１０
に出力される。
と第１図のような構成が用いられておυ、相補電圧を出
力する増巾器１．それぞれ等しい抵抗値Ｒ１／２ の出
力抵抗２．差動増幅器３，４．受動回路５，６および電
圧増巾器７とからなる。該回路動作を説明すると、端子
８に印加された４＃入力力値ＶＲは、増巾器１に入力さ
れ、その相補出力は出力抵抗２を経て２線端子９，１０
に出力される。
一方、端子９，１０に入力された２線信号は差動増幅器
６．４を経由して端子１１に４締出力値号ｒ８として出
力される。このとき４線入力値号ＶＲが４線用力値号ｒ
８に廻シ込むのを抑圧するために、４線入力値号Ｆ’Ｒ
はそれぞれインピーダンス２゜およびＺ３の受動回路５
，６．増幅器７を経て差動増幅器４で減算が行なわれて
いる。このような構成のため、２線終端インピーダンス
ＦＥＷは抵抗２の２倍で与えられ、該終端インピーダン
ス１１Ｎが純抵抗の場合は問題ないが、例えば該終端イ
ンピーダンスｊ’ｓｗを容量１μＦと抵抗６００ｎの直
列インピーダンス相当に設計しようとすると、抵抗２の
部分を容量２μＦと抵抗６００Ωの直列回路で置換する
必要が生じ、そのとき２μＦの容量は、その容量値の大
きさ、耐圧のためにかなシ大きな体積の素子を必要とし
実装密度の低下や価格増を招くという欠点があった。
６．４を経由して端子１１に４締出力値号ｒ８として出
力される。このとき４線入力値号ＶＲが４線用力値号ｒ
８に廻シ込むのを抑圧するために、４線入力値号Ｆ’Ｒ
はそれぞれインピーダンス２゜およびＺ３の受動回路５
，６．増幅器７を経て差動増幅器４で減算が行なわれて
いる。このような構成のため、２線終端インピーダンス
ＦＥＷは抵抗２の２倍で与えられ、該終端インピーダン
ス１１Ｎが純抵抗の場合は問題ないが、例えば該終端イ
ンピーダンスｊ’ｓｗを容量１μＦと抵抗６００ｎの直
列インピーダンス相当に設計しようとすると、抵抗２の
部分を容量２μＦと抵抗６００Ωの直列回路で置換する
必要が生じ、そのとき２μＦの容量は、その容量値の大
きさ、耐圧のためにかなシ大きな体積の素子を必要とし
実装密度の低下や価格増を招くという欠点があった。
本発明は、これらの欠点を除去するために、２線終端イ
ンピーダンスを与える受動回路を帰還ループの中に用い
、その受動回路に容量又はインダクタンスが含まれる場
合は争要な容量値又はインダクタンス値と耐電圧を低く
押えて、容量又鉱インダクタンスのサイズの縮小と価格
低下を図ることを目的とする。以下図面について詳細に
説明する。
ンピーダンスを与える受動回路を帰還ループの中に用い
、その受動回路に容量又はインダクタンスが含まれる場
合は争要な容量値又はインダクタンス値と耐電圧を低く
押えて、容量又鉱インダクタンスのサイズの縮小と価格
低下を図ることを目的とする。以下図面について詳細に
説明する。
第２図は本発明の第１の実施例であって交流等価回路の
みを示しである。該回路は差動増幅器１２゜１６．１４
． ） ７ンジスタ１５．電流増幅器１６．受動回路
１７．１８．１９とからなシ、電流増幅器１６は入力電
流を相補電流で出力する増幅器である。該回路の動作を
説明すると、２線入力端子２０ 、２１に入力された信
号は差動増幅器１２によシ検出され差動信号が端子２２
に出力され、該出力は差動増幅器１４を経て４線出力端
子２６に出力される。一方４線入力端子２４に印加され
た信号は差動増幅器１６に入力され、その出力はトラン
ジスター５のベース６２に入力されてエミッタ２６に接
続された受動回路１７のインピーダンスＺ１ によりｔ
圧／電流変換され、コレクタ２７に変換された電流が出
力される。該出力は電流増幅器１６を経て相補出力電流
が２線入力端子２０ 、２１に出力される。
みを示しである。該回路は差動増幅器１２゜１６．１４
． ） ７ンジスタ１５．電流増幅器１６．受動回路
１７．１８．１９とからなシ、電流増幅器１６は入力電
流を相補電流で出力する増幅器である。該回路の動作を
説明すると、２線入力端子２０ 、２１に入力された信
号は差動増幅器１２によシ検出され差動信号が端子２２
に出力され、該出力は差動増幅器１４を経て４線出力端
子２６に出力される。一方４線入力端子２４に印加され
た信号は差動増幅器１６に入力され、その出力はトラン
ジスター５のベース６２に入力されてエミッタ２６に接
続された受動回路１７のインピーダンスＺ１ によりｔ
圧／電流変換され、コレクタ２７に変換された電流が出
力される。該出力は電流増幅器１６を経て相補出力電流
が２線入力端子２０ 、２１に出力される。
すなわち差動増幅器１６．トランジスター５および受動
回路１７を含んで構成される変換回路にょシ変換された
電流が電流増幅器１６を経て相補出力電流として２線入
力端子２０ 、２１に出力される。又、４線入力端子２
４に印加された信号は受動回路１８゜１９によシ分圧さ
れて差動増幅器１４に入力され、４線入力から４線出力
へ信号が廻シ込むのを抑圧している。
回路１７を含んで構成される変換回路にょシ変換された
電流が電流増幅器１６を経て相補出力電流として２線入
力端子２０ 、２１に出力される。又、４線入力端子２
４に印加された信号は受動回路１８゜１９によシ分圧さ
れて差動増幅器１４に入力され、４線入力から４線出力
へ信号が廻シ込むのを抑圧している。
このとき回路の特性は、
ＧＩＷ→＊ｗ−ｆａ・ｆａ （２）
となシ、またバランス条件は Ｚヅ電−Ｚｓ／ｚ、 （４）となる
。ただしＺＩＮは２線入力端子２０ 、２１からハイブ
リッド回路をみたインピーダンス、’１＋’１ｓｆｌ＊
ｔ４ はそれぞれ電流増幅器１６．差動増幅器１２，１
６゜１４の増幅率、ＺＸ、は２線入力端子２０ 、２１
から電話機側をみたインピーダンス、ａ鵞Ｖ→４ｗは２
線入力端子２０．２１間の電圧が４線出力端子２６へ出
力される電圧利得、Ｇ４Ｗ−＞ｍＷは４線入力端子２４
の電圧が２線入力端子２０ 、２１間へ出力される電圧
利得である。
となシ、またバランス条件は Ｚヅ電−Ｚｓ／ｚ、 （４）となる
。ただしＺＩＮは２線入力端子２０ 、２１からハイブ
リッド回路をみたインピーダンス、’１＋’１ｓｆｌ＊
ｔ４ はそれぞれ電流増幅器１６．差動増幅器１２，１
６゜１４の増幅率、ＺＸ、は２線入力端子２０ 、２１
から電話機側をみたインピーダンス、ａ鵞Ｖ→４ｗは２
線入力端子２０．２１間の電圧が４線出力端子２６へ出
力される電圧利得、Ｇ４Ｗ−＞ｍＷは４線入力端子２４
の電圧が２線入力端子２０ 、２１間へ出力される電圧
利得である。
（１）式より分かるように、２線インピーダンスｚｘｙ
は受動回路１７のインピーダンスＺ１に比例し、その比
例定数は’／ｆ１１２ｆＢである。例えばＺＸＮとして
容量１μＦと抵抗６０ｏΩの直列のインピーダン容量と
６００ｘ（ｆｔ ｆｚ ｒｓ）Ωの抵抗の直列回路とな
り、ｔ、 ｊ’＝ ｔａの積を１よシ大きな値に選べば
小さな容量で済み、初期の目的が達せられる。
は受動回路１７のインピーダンスＺ１に比例し、その比
例定数は’／ｆ１１２ｆＢである。例えばＺＸＮとして
容量１μＦと抵抗６０ｏΩの直列のインピーダン容量と
６００ｘ（ｆｔ ｆｚ ｒｓ）Ωの抵抗の直列回路とな
り、ｔ、 ｊ’＝ ｔａの積を１よシ大きな値に選べば
小さな容量で済み、初期の目的が達せられる。
第６図は本発明の第２の実施例であって、第２図におい
てＺｘｙｔＺＬＩＩＣ等しくなるように２１を設計し、
かつ受動回路１８．１９を増幅率ｆ、の増幅器２８に置
換したもので、増幅器２８は単なる抵抗分圧でも実現で
きる。
てＺｘｙｔＺＬＩＩＣ等しくなるように２１を設計し、
かつ受動回路１８．１９を増幅率ｆ、の増幅器２８に置
換したもので、増幅器２８は単なる抵抗分圧でも実現で
きる。
このとき回路の特性は（１）＋（２）＊ （３） ＋
＜４） 式ｆ ＺＴＪ−Ｚｘｙと置くことにょシ Ｇ鵞ｗ−＋ ４Ｗ −ｆｓ ａｆ４
（６）となり、またバランス条件は となる。一般にｚｌ、は複素インピーダンスであシ、２
乃至６素子程度で近似されるため、Ｚ ＩＮ −ＺＬと
するにはＺｌ も複素インピーダンスにする必要があ
るが、第２図における２＝ １２．が単なる増幅器２８
で代用できるため、第６図の回路ではただ１個の複素イ
ンピーダンスＺ１ だけで済む、また（６）？（７）式
から分かるように、２線４線間の伝達関数は実数のため
周波数特性は平担になシ伝送特性上も優れている。
＜４） 式ｆ ＺＴＪ−Ｚｘｙと置くことにょシ Ｇ鵞ｗ−＋ ４Ｗ −ｆｓ ａｆ４
（６）となり、またバランス条件は となる。一般にｚｌ、は複素インピーダンスであシ、２
乃至６素子程度で近似されるため、Ｚ ＩＮ −ＺＬと
するにはＺｌ も複素インピーダンスにする必要があ
るが、第２図における２＝ １２．が単なる増幅器２８
で代用できるため、第６図の回路ではただ１個の複素イ
ンピーダンスＺ１ だけで済む、また（６）？（７）式
から分かるように、２線４線間の伝達関数は実数のため
周波数特性は平担になシ伝送特性上も優れている。
第４図は第２図、第６図におけるトランジスタ１５と受
動回路１７からなる部分回路のさらに他の回路構成例で
あシ、電圧電流変換回路２９ 、６０と受動回路６１
とからなる、この回路例ではＺＩＭは、但し１．．１γ
は、それぞれ電圧電流変換回路２９゜６０の変換係数で
、ｚ４は受動回路６１のインピを用いれば、受動回路６
１の逆数に比例するインピーダンスＺＸＭを実現できる
。このことは、Ｚ４に容量を用いるとＺＩＮとしてはイ
ンダクタンスに、また逆に２４にインダクタンス用いれ
ばＺＸＭは容量として設計できることを示している。
動回路１７からなる部分回路のさらに他の回路構成例で
あシ、電圧電流変換回路２９ 、６０と受動回路６１
とからなる、この回路例ではＺＩＭは、但し１．．１γ
は、それぞれ電圧電流変換回路２９゜６０の変換係数で
、ｚ４は受動回路６１のインピを用いれば、受動回路６
１の逆数に比例するインピーダンスＺＸＭを実現できる
。このことは、Ｚ４に容量を用いるとＺＩＮとしてはイ
ンダクタンスに、また逆に２４にインダクタンス用いれ
ばＺＸＭは容量として設計できることを示している。
以上の実施例において電圧信号を電流信号に、電流信号
を電圧信号に置換し、増幅器も電流タイプと電圧タイプ
を置換することにょシ動作することは明らかである。ま
たトランジスタ１５は、ＰＮＰタイプやＦＥＴを用いる
ことができることも明らかである。
を電圧信号に置換し、増幅器も電流タイプと電圧タイプ
を置換することにょシ動作することは明らかである。ま
たトランジスタ１５は、ＰＮＰタイプやＦＥＴを用いる
ことができることも明らかである。
本実施例をさらに具体的な回路構成で示したのが第５図
である。第２図及び第６図の回路構成要素はそれぞれ第
５図の回路構成要素と次のように対応している。すなわ
ち、２線入方端子２０．２１は２Ｗに、差動増幅器１２
（ｆ＊）は電流増幅器４＋Ａ！＋Ｊ！に、出力端子２２
は点Ｑに、差動増幅器１６（ｒｓ）は点Ｑにおける電流
加算に、トランジスタ１５及び受動回路１７（Ｚｌ）を
含んでなる変換回路は回路Ｂ１に、受動回路１７（Ｚｌ
）は該回路Ｂ１のインピーダンス２．に、電流増幅器１
６（ｐｔ）は回路Ｂ３及び電流増幅器ｃｌ 、 ｃｌに
、電圧増幅器２Ｂ（ｆ＠）は電流増幅器Ｅ３の１ ：
１／２の出力に、差動増幅器１４（ｆ４）は回路Ｅ１
に対応する。なお第５図の１．は通話電流、ＶＬは２線
χ力端子２Ｗの端子間電圧、ＶＢＢは電源電圧、Ｖｒｄ
は回路Ｂｓ内の各トランジスタＱｔｔＱ！−Ｑ４が飽和
しない範囲で与える適当な電圧、たとえば−５Ｖ、 Ｃ
Ｄｏは電話機への電流供給用容量である。また電流増幅
器ＡＩ、Ａ鵞＊ ＢＩｓ ’１ ＊ ’１１ ＥＭには
カレント・ミラー回路（たとえば＠Ａｎａｌｙｓｉｓ
ａｎｄ Ｄａｓｉ−ｇｎ ｏｆ Ａｖｓａｌｏｇ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃ４ｒｃｓ４ｔ”ＰｍＬ Ｒ，Ｇｒ
ａｙ、 ＲｏｂｅｒｔＧ、 Ｍａｙｏｒ ： Ｊｏｈｎ
Ｆｉｌｍｙ ＆ ５ｏｎｓ、 １９７７ Ｆ、１９７
〜２６１特にｐ、２６６．２６６のＦｉｇ、 ）を用い
ることができる。
である。第２図及び第６図の回路構成要素はそれぞれ第
５図の回路構成要素と次のように対応している。すなわ
ち、２線入方端子２０．２１は２Ｗに、差動増幅器１２
（ｆ＊）は電流増幅器４＋Ａ！＋Ｊ！に、出力端子２２
は点Ｑに、差動増幅器１６（ｒｓ）は点Ｑにおける電流
加算に、トランジスタ１５及び受動回路１７（Ｚｌ）を
含んでなる変換回路は回路Ｂ１に、受動回路１７（Ｚｌ
）は該回路Ｂ１のインピーダンス２．に、電流増幅器１
６（ｐｔ）は回路Ｂ３及び電流増幅器ｃｌ 、 ｃｌに
、電圧増幅器２Ｂ（ｆ＠）は電流増幅器Ｅ３の１ ：
１／２の出力に、差動増幅器１４（ｆ４）は回路Ｅ１
に対応する。なお第５図の１．は通話電流、ＶＬは２線
χ力端子２Ｗの端子間電圧、ＶＢＢは電源電圧、Ｖｒｄ
は回路Ｂｓ内の各トランジスタＱｔｔＱ！−Ｑ４が飽和
しない範囲で与える適当な電圧、たとえば−５Ｖ、 Ｃ
Ｄｏは電話機への電流供給用容量である。また電流増幅
器ＡＩ、Ａ鵞＊ ＢＩｓ ’１ ＊ ’１１ ＥＭには
カレント・ミラー回路（たとえば＠Ａｎａｌｙｓｉｓ
ａｎｄ Ｄａｓｉ−ｇｎ ｏｆ Ａｖｓａｌｏｇ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃ４ｒｃｓ４ｔ”ＰｍＬ Ｒ，Ｇｒ
ａｙ、 ＲｏｂｅｒｔＧ、 Ｍａｙｏｒ ： Ｊｏｈｎ
Ｆｉｌｍｙ ＆ ５ｏｎｓ、 １９７７ Ｆ、１９７
〜２６１特にｐ、２６６．２６６のＦｉｇ、 ）を用い
ることができる。
次に本回路の動作について説明する。まず直流特性の動
作について述べる。
作について述べる。
電流増幅器ＡＩ 、 Ａ、内のトランジスタのペース・
エミッタ間電圧降下は、電源電圧ＶＢＢに較べて小さい
ため無視すると、アース、電流増幅器ＡＩ、抵抗Ｒ１，
’ｌＷ、抵抗Ｒ１，電流増幅器４ｓ ＦＢＩ電源に到る
パスにおいて抵抗Ｒ１に流れる電流はＩ ＶＢｙｓ ｌ
−ＦＬ ２Ｒ。
エミッタ間電圧降下は、電源電圧ＶＢＢに較べて小さい
ため無視すると、アース、電流増幅器ＡＩ、抵抗Ｒ１，
’ｌＷ、抵抗Ｒ１，電流増幅器４ｓ ＦＢＩ電源に到る
パスにおいて抵抗Ｒ１に流れる電流はＩ ＶＢｙｓ ｌ
−ＦＬ ２Ｒ。
となり、それが電流増幅器ＡＩ、ＡＩの入力電流となり
、電流増幅器Ａ１の出力は電流増幅器Ｂ２に入力され、
その出力は電流増幅器Ａ！の出力と点Ｐ。
、電流増幅器Ａ１の出力は電流増幅器Ｂ２に入力され、
その出力は電流増幅器Ａ！の出力と点Ｐ。
Ｑにおいて加算される。又電流増幅器ｃ１のｎ：１：２
の２の出力には、線路電流ＩＬのｎ／２が流れ点が回路
Ｂ３ 内のトランジスタＣｈ、（ｈのベースに入力され
る。該トランジスタＱ１． Ｃｈで電流増幅された電流
と回路Ｂ１から回路Ｂ３ に流入する電流を加算して電
流増幅器Ｃ！に入力され、電流増幅器Ｃ２のｎ＝１：１
のｎの出力は２ＷＡ端子に接続され、１の出力は電流増
幅器ｃ１に入力され、ｆＬ：１：２の外出力は２ＷＢ端
子に接続されている。
の２の出力には、線路電流ＩＬのｎ／２が流れ点が回路
Ｂ３ 内のトランジスタＣｈ、（ｈのベースに入力され
る。該トランジスタＱ１． Ｃｈで電流増幅された電流
と回路Ｂ１から回路Ｂ３ に流入する電流を加算して電
流増幅器Ｃ！に入力され、電流増幅器Ｃ２のｎ＝１：１
のｎの出力は２ＷＡ端子に接続され、１の出力は電流増
幅器ｃ１に入力され、ｆＬ：１：２の外出力は２ＷＢ端
子に接続されている。
この直流回路は回路Ｂ３ 内の容量ＣＤＯのために直流
に対してのみ動作し、交流信号に対しては動作しない。
に対してのみ動作し、交流信号に対しては動作しない。
次に本発明に関連する交流特性の動作について述べる。
２Ｗ端の電圧は、電流増幅器ＡＩ、ＡＩ及び抵抗Ｒ１で
電圧／電流変換し、電流増幅器Ａ、の出力は電流増幅器
Ｂ、に入力され、その出力は点Ｑで電流増幅器Ａ３の出
力と加算され、これによ、９２Ｆ端の差動信号が検出さ
れる。この電流は回路Ｂ１に入力され、抵抗Ｒ，の両端
に発生した電位ドロップと等しい電位ドロップがインピ
ーダンスＺｘに発生するようにオペアンプは動作し、ト
ランジスタＱ３のコレクタ電流は回路Ｂ！に入力された
電流のＲ１／Ｚｘ倍される。この電流は回路Ｂ３の中を
ベース接地トランジスタＱ４を経て電流増幅器Ｃ３に入
力され、１１：１の外出力は２線入力の２ＦＡに出力さ
れ、１の出力は電流増幅器Ｃ１で外缶されて２線入力の
ＷＢに出力される。
電圧／電流変換し、電流増幅器Ａ、の出力は電流増幅器
Ｂ、に入力され、その出力は点Ｑで電流増幅器Ａ３の出
力と加算され、これによ、９２Ｆ端の差動信号が検出さ
れる。この電流は回路Ｂ１に入力され、抵抗Ｒ，の両端
に発生した電位ドロップと等しい電位ドロップがインピ
ーダンスＺｘに発生するようにオペアンプは動作し、ト
ランジスタＱ３のコレクタ電流は回路Ｂ！に入力された
電流のＲ１／Ｚｘ倍される。この電流は回路Ｂ３の中を
ベース接地トランジスタＱ４を経て電流増幅器Ｃ３に入
力され、１１：１の外出力は２線入力の２ＦＡに出力さ
れ、１の出力は電流増幅器Ｃ１で外缶されて２線入力の
ＷＢに出力される。
また４線入力４１Ｆ’Ｒからの信号は、容量と抵抗Ｒ４
と電流増幅器Ｅ２によシミ正電流変換され、その出力は
点Ｑに加算される。（差動増幅器１３（ｆｓ）の働きに
相当する。）また２線から４線への信号伝達は、２線信
号が電流増幅器Ａ１ ＊ ４及び抵抗Ｒ１により電圧電
流変換され、電流増幅器Ａ１ の出力は電流増幅器Ｅ
、に入力され、その出力は点Ｓで電流増幅器Ａ、の出力
と加算されて差動増幅器Ｅ１を経て４線出力ＷＥに出力
される。エコー抑制は４線入力４ＷＲの信号が電流変換
されて電流増幅器、１ Ｅ！の１．７：１の７の出力に出力され、差動増幅器Ｅ
１ に入力しエコーを抑圧している。
と電流増幅器Ｅ２によシミ正電流変換され、その出力は
点Ｑに加算される。（差動増幅器１３（ｆｓ）の働きに
相当する。）また２線から４線への信号伝達は、２線信
号が電流増幅器Ａ１ ＊ ４及び抵抗Ｒ１により電圧電
流変換され、電流増幅器Ａ１ の出力は電流増幅器Ｅ
、に入力され、その出力は点Ｓで電流増幅器Ａ、の出力
と加算されて差動増幅器Ｅ１を経て４線出力ＷＥに出力
される。エコー抑制は４線入力４ＷＲの信号が電流変換
されて電流増幅器、１ Ｅ！の１．７：１の７の出力に出力され、差動増幅器Ｅ
１ に入力しエコーを抑圧している。
以上の回路特性を式で示すと、
となり、キャンセル条件は
である。
以上説明したように、電子化ハイブリッド回路の２線側
インピ一ダンスＺＸＭを与えるのに、帰還ループの中に
インピーダンスＺ！またはＺ４の受動回路を挿入して行
なうことによシ、２線側インピーダンスＺＸＸはインピ
ーダンスＺ１またはＺ４に比例または反比例し、その比
例定数または反比例定数を適当に選ぶことによシ該イン
ピーダンスｚ１゜Ｚ４に用いる容量またはインダクタン
スの素子値を小さく選ぶことができ、素子のサイズの小
形化がはかれ、また該インピーダンスＺ１ またはＺ４
に印加される電圧は、２線入力端子に印加される直流電
圧より小さくなるように回路設計ができるため低耐圧素
子で済み、従ってインピーダンスＺ１またはＺ４の受動
回路の素子の小形化、経済化に有効である。
インピ一ダンスＺＸＭを与えるのに、帰還ループの中に
インピーダンスＺ！またはＺ４の受動回路を挿入して行
なうことによシ、２線側インピーダンスＺＸＸはインピ
ーダンスＺ１またはＺ４に比例または反比例し、その比
例定数または反比例定数を適当に選ぶことによシ該イン
ピーダンスｚ１゜Ｚ４に用いる容量またはインダクタン
スの素子値を小さく選ぶことができ、素子のサイズの小
形化がはかれ、また該インピーダンスＺ１ またはＺ４
に印加される電圧は、２線入力端子に印加される直流電
圧より小さくなるように回路設計ができるため低耐圧素
子で済み、従ってインピーダンスＺ１またはＺ４の受動
回路の素子の小形化、経済化に有効である。
第１図は従来の電子化ハイブリッド回路、第２図は本発
明の第１の実施例、第６図は本発明の第２の実施例、第
４図は第１及び第２の実施例における部分回路の他の回
路構成例、第５図は実施例の具体的回路構成である。 １・・・増幅器、２・・・出力抵抗、３．４，１２，１
３．１４・・・差動増幅器、５，６．１７，１８．１９
・・・受動回路、７，２８・・・電圧増幅器、８．２４
・・・４線入力端子、９，１０，２０．２１・・・２線
入力端子、１１．２３・・・４線出力端子、１５・・・
トランジスタ、１６・・・電流増幅器、２２．２５・・
・出力端子、２６・・・エミッタ、２７・・・コレクタ
、６２・・・ペース、２９．６０・・・電圧電流変換器
、６１・・・受動回路、Ａｌ＊ Ａ２ ＋ Ｂｘ ＊
Ｃ１＠ Ｃｚ ｔ Ｅ＠・・・電流増幅器特許出願人日
本電信電話公社 代理人弁理士 玉 蟲 久五 部（外６名）第１図 第３図 ／１６ 第４図
明の第１の実施例、第６図は本発明の第２の実施例、第
４図は第１及び第２の実施例における部分回路の他の回
路構成例、第５図は実施例の具体的回路構成である。 １・・・増幅器、２・・・出力抵抗、３．４，１２，１
３．１４・・・差動増幅器、５，６．１７，１８．１９
・・・受動回路、７，２８・・・電圧増幅器、８．２４
・・・４線入力端子、９，１０，２０．２１・・・２線
入力端子、１１．２３・・・４線出力端子、１５・・・
トランジスタ、１６・・・電流増幅器、２２．２５・・
・出力端子、２６・・・エミッタ、２７・・・コレクタ
、６２・・・ペース、２９．６０・・・電圧電流変換器
、６１・・・受動回路、Ａｌ＊ Ａ２ ＋ Ｂｘ ＊
Ｃ１＠ Ｃｚ ｔ Ｅ＠・・・電流増幅器特許出願人日
本電信電話公社 代理人弁理士 玉 蟲 久五 部（外６名）第１図 第３図 ／１６ 第４図
Claims (1)
- 【特許請求の範囲】 １２線平衡信号線入力インピーダンスが複素インピーダ
ンスである電子化ハイブリッド回路の該入力インピーダ
ンスを与える回路において、２線入力値号を検出する検
出回路と、該検出回路によシ検出された出力を入力する
インピーダンスＺの受動回路と、該受動回路からの出力
を該受動回路のインピーダンスＺまたは１／ｚに比例す
る信号に変換して出力する変換回路と、該変換回路から
の変換出力を入力し、かっ該２線平衡信号線に出力する
出力増−回路とからなることを特徴とする電子化ハイブ
リッド回路。 ２、 前記検出回路および変換回路間に４細工平衡入力
値号を印加し、該入力信号が該変換回路と前記出力増幅
回路を介して前記２＠平衡信号縁側に出力することを特
徴とする特許請求の範囲第１項記載の電子化ハイブリッ
ド回路。 五、２蛛入カインピーダンスを前記ｚ、１１．を平衡信
号−側インピーダンスに等しく設定し、バランス条件を
規定する前記受動回路を抵抗分圧または電圧増幅器によ
シ構成したことを特徴とする特許請求の範囲第１項記載
の電子化ハイブリッド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16778981A JPS5869132A (ja) | 1981-10-20 | 1981-10-20 | 電子化ハイブリツド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16778981A JPS5869132A (ja) | 1981-10-20 | 1981-10-20 | 電子化ハイブリツド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5869132A true JPS5869132A (ja) | 1983-04-25 |
| JPS6310615B2 JPS6310615B2 (ja) | 1988-03-08 |
Family
ID=15856136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16778981A Granted JPS5869132A (ja) | 1981-10-20 | 1981-10-20 | 電子化ハイブリツド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5869132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242695A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | ２線−４線変換回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685939A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Electronic hybrid circuit |
| JPS5685938A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Electronic hybrid circuit |
| JPS56115041A (en) * | 1980-02-18 | 1981-09-10 | Fujitsu Ltd | Electronic hybrid circuit |
-
1981
- 1981-10-20 JP JP16778981A patent/JPS5869132A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685939A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Electronic hybrid circuit |
| JPS5685938A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Electronic hybrid circuit |
| JPS56115041A (en) * | 1980-02-18 | 1981-09-10 | Fujitsu Ltd | Electronic hybrid circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242695A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | ２線−４線変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310615B2 (ja) | 1988-03-08 |
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