JPS587101B2 - 走査方式 - Google Patents

Description

【発明の詳細な説明】 本発明は全二重調歩式データ回線を複数回線有し、各回
線について時分割多重処理するデータ伝送装置に於ける
各回線からの受信データ走査方式に関する。

ここで、全二重調歩式データ回線がＮ回線、信号伝送速
度がＶビット／秒の場合、送信側１ビット内、１回線当
漫の処理時間（タイムフロット）を１／Ｖ−Ｎ秒とし、
受信側１ビット内１回線当りのタイムスロットを１／（
Ｖ＋△■）・Ｎ秒（但し、△Ｖ＞０）として、送信側に
は、並直列変換回路、チェックビット付加回路等の機能
、受信側には直列変換回路、チェックビット検査回路等
の機能をそれぞれもつことにより各回線につきビット多
重処理を行っている。

何故なら、回線の受信側データの走査周期は自局と相手
局のクロツク局波数偏差によるデータ抜けが起こらない
よう１／Ｖ秒より早くする必要があり、前述した如く１
／Ｖ＋△Ｖ秒にしている。

一方送信側データのビット送出周期は、予じめ定められ
た周期１／Ｖ秒でなければならない。

この様に、従来方式では送受データ処理周期が違うため
、送受それぞれ別個にタイムスロットカウンタをもたな
ければならないという欠点があった。

本発明は、受信側データ処理周期を送信側データ処理周
期に合わせることにより前記欠点を解法する手段を提供
するものである。

そして本発明によればタイムスロットカウンタの送受共
用が図られ、その他並直列変換回路、直並列変換回路の
送受共用化、チェックビット付加回路、検査回路の送受
共用化ができ、金物量の削減が可能となるここで、受信
側走査周期を送信側のビット送出周期とほぼ同し約１／
Ｖ秒とした。

本発明の原理について説明する。

自局の受信走査周期（１／ｖ１秒）が相手局データ送出
周期（Ｖ秒）よシ早い場合は、或るデータビットの二重
受信の可能性があるが、後述するようにデータセット表
示レジスタを設置して防止することができるので、ここ
では説明しない。

逆の場合即ちＶ＞Ｖ１（＝Ｖ＋△Ｖ）の場合は、一般に
はビット抜けが発生する事になる。

そこで以下ビット抜けの対策について説明する良く知ら
れているように調歩式に於いては、スタートビットによ
り信号フレームの同期をとっている。

即ち受信マーシュを満足するように１ビット内ｍ個（ｍ
は仮に奇数とする）のサンプリングクロックに対し、ス
タートビットの判定をそのピットの開始よりｍ＋１／２
番目のクロツクで行ない、以下ｍ個毎（１ビットのタイ
ミング毎）にデータをサンプリングしビット同期をとり
ながら受信用のデータレジスタにセットする。

即ち、線路上のデータピットの公称中央値をサンプリン
グしデータレジスタにセットする。

しかる後、一定の時間後に該データレジスタを走査して
データを受信する。

尚、後述するが同一信号フレーム（スタートビットから
ストップビットまで内ではデータサンプリング周期と走
査周期は両方共一定（１／Ｖ１秒）とし、かつ、データ
サンプリングしてから走査するまでの時間も一定に保つ
ようにする。

するとストップビットを走査してから連続して送られて
くる次の信号フレームのスタートビットのサンプリング
する迄の時間が短かくなる６尚その値△ｔは１信号フレ
ーム送出時間をＴとすれば△ｔ一１／Ｖ１Ｔ△Ｖ秒であ
る。

以下、連続受信の場合信号フレームを受信する毎に△ｔ
づつずれていく。

即ちデータをサンプリングしてから走査するまでの時間
か△ｔづつ累積されて遅れることになる。

そしてその累積遅れ時間が１／２ビット付近になると、
前述したように△ｔだけ短かくなる為、ストップビット
の走査時に次のスタートビットは既に受信されることに
なる。

従って、ストップビットのみの処理をすると次の走査周
期ではスタートビットが抜けてしまいデータの第１ビッ
ト目が処理され誤動作することになる。

そこで、スタートビットの抜けを防止するため、ストン
プビット走査時にスタートビットを受信しているかどう
か判別し、受信していればスタートビットの処理も同時
に行なうようにする。

これにより、上述の約１／２ビット分の時間遅れをとり
もどすことができる。

又以後のデータについてはスタートビット受信後の走査
と同様、サンプＪング後すぐに受信走査される。

続く受信フレームについては、ザンプリング後、△ｔだ
けずれて受信走査され、以後この繰返しとなり、時間差
が約１／２ビットになる度にその遅れをとりもどすこと
を繰返す。

従って、受信走査周期を１／Ｖ秒としてもビット抜けな
しに連続受信が可能となる。

尚、受信中のフレームに続く、次のフレームに充分な時
間間隔があれば、その間に時間遅れをとりもどすことが
でき、ストップビットとスタートビットの同時処理の必
要はない。

以下図面に従って本発明を更に詳細に説明する。

第１図により従来の受信データ走査方式を説明する。

相手局よりスタート信号が到来するとスタートビット検
出回路１で検出し、データ受信中表示レジスタ２をセッ
トし、かつデータサンプリングタイミング及び各種コン
トロールタイミングを発生する回路３を＝旦クリアする
。

そして、このタイミング発生回路３は外部よシ供給され
るサンプリングクロツクＴｏによりカウントを始め１／
２ビットのタイミングを計数するとスタートビット表示
レジスタ５、データ受信中表示レジスタ４、及びデータ
セット表示レジスタ８をセットする。

然る後、回線制御部１０からの走査でスタートビット表
示レジスタ５の出力を読みとり、データセット表示レジ
スタ８をクロツクＴ２でリセットする。

スタートビット表示レジスタ５がセットされてから１ビ
ット分のタイミング後にスタートビット表示レジスタ５
がタイミング発生回路３でリセットされ、かつデータレ
ジスタ６及びデータセット表示レジスタ８がセットされ
る。

回線制御部１０からの走査でデータレジスタ６の出力を
読みとるとデータセット表示レジスタ８がリセットパル
スＴ２でリセットされる。

データレジスタ６がセットされてから１ビットのタイミ
ング後に前記と同様にデータレジスタ６及びデータセッ
ト表示レジスタ８がセットされる。

ここで、データセット表示レジスタ８はデータレジスタ
６にセットする周期１／Ｖより早い周期１／Ｖ０で読み
とり、データの二重受信を避けるだめのデータ有効表示
レジスタである。

この従来例のタイムチャートを第３図に示す。

受信データは、伝送路より受信されるデータであり、サ
ンプリングクロツクは図示させるサンプリングカウンタ
からの出力である。

又、データレジスタ６には、その蓄積データのタイミン
グが示してあシ、データセント表示レジスタ８は、パル
ス波形の上部において、表示内容がセットされている様
子を示す。

即ち、回線制御部１０の走査タイミング（サンプリング
クロツクの周期より短いタイミング周期である）でデー
タレジスタ６、データセット表示レジスタ８の内容が読
取られ、それより少し後れだタイミングでリセットパル
スＴ２が出力され、データセット表示レジスタ８の内容
をリセットしている。

そこで、データセット表示レジスタ８がセットされてい
る期間は、図示の如く、度々と短くなク、遂にはデータ
セット表示レジスタ８がセットされる前に回線制御部１
０の走査タイミングが与えられることになる。

（図の矢印部）この状態が、二重受信の状態であシ、デ
ータセット表示レジスタ８がセットされていないことで
、回線制御部１０では、データレジスタ６の内容を処理
しない。

これによりデータの二重受信が防止されている。

このようにしてデータが１ビットづつ回線制御部１０に
読みとられ、１フレーム分のデータ及びチェックビット
、ストップビットまで読まれると、回線制御部１０より
受信終了指示Ｔ１によりデータ受信中表示レジスタ４，
２がクリアされ、かつタイミング発生回路３もグリアさ
れ受信動作を停、止する。

再び相手局より信号が送信されると前述の動作によシデ
ータが受信される。

尚、１フレーム分のデータ受信が終了する度に、回線制
御部１０より図示せざる中央処理装置へ通知され、処理
される。

第２図は本発明の一実施例であり、そのタイムチャート
を第４図に示す。

ここで、１〜６の各回路は第１図と同様であるが異なる
のはデータセット表示レジスタ８がないこと、回線制御
部１０内にスタート・ストップ同時処理の表示レジスタ
９を設けたこと、およびサンプリング周期と回線制御部
１０の走査周期を同一にしたことである。

又、第４図ａは、この走査周期が受信データのビット周
期より長い場合、同図ｂは逆に短い場合が示してある。

ここで先ず、第４図ａについて第２図と共に説明する。

即ち、スタートビット検出回路１で受信データよりスタ
ートビットを検出すると、タイミング発生回路３内の図
示さざるサンプリングカウンタのカウントを開始させ、
％ビット分のタイミングを計数するとスタートビット表
示レジスタ５、データ受信中表示レジスタ４をセットす
る。

但し、このときは、受信データのサンプリング結果をデ
ータレジスタ６にセットしない。

そして、回線制御部１０では、このスタートビット表示
レジスタ５を走査し、その内容を読取り、以降よりデー
タレジスタ６の内容を読取る。

このスタートピット表示レジスタ５の内容は、次のサン
プリングクロツクによクリセットされる。

一方、このサンプリングクロツクでは、スタートビット
に続く、ビットｂＯがデータレジスタ６にセットされ、
回線制御部１０の走査で読取られる。

以下同様な操作が繰返される。

そこで、■フレームの受信については、データレジスタ
６に受信データがセットされてから回線制御部１０で読
まれる迄の間隔τ１は同じてあるがサンプリング周期が
、受信データに対し、順次遅れを生じる。

タイミング発生回路３はストップビットをサンプルした
直後初期設定され、スタートピット検出回路１にて次ス
タートビットが監視され、スタートビットの立上り検出
によシタイミング発生回路３内のサンプリングカウンタ
のカウントを開始させる。

調歩同期回線においては１フレーム中のビット偏差は１
／２ビット以下となるように保証されているため、スト
ップビットのサンプリングタイミングより次スタートビ
ットの立上りが先にくることはない。

ただし、回線制御部１０がストップビットを走査すると
きにスタートビット検出回路５がセットされている場合
はあり得る。

（第４図ａのＰｍ＋１点） 回線制御部１０ではＰｍ＋１のストップビット走査時点
でスタートビット表示レジスタ５の内釜を同時処理レジ
スタ９に格納する。

回線制御部１０では、このとき同時処理レジスタ９の内
容を判別してセットされている場合は該回線の１ビット
処理時間中にストップビットスタートビットの処理を同
時に行う。

データレジスタ６にはスタートビット検出回屏５の内容
のいかんにかかわらずストップビット力格納されている
だめストップビットの処理（ｅｘ調歩同期チェック）と
スタートビットの処理（ｅ）フレーム内のビットカウン
タの初期設定等）の同時処理は可能である。

次走査時点（第４図ａのＰｍ＋２点）ではスタートビッ
ト直後のデータ（第４図のｂｏ）がデータレジスタ６に
設定されており、回線制御装置１０はデータｂｏをとり
込む。

以下同様に正常にデータをとり込むことができる。

又、走査周期が受信データのビット周期より短い場合は
第４図ｂに示す如く、次フレームのスタートビットＳＴ
がスタートビット表示レジスタ５にセットされるのは前
フレームのストップビットＳＰが回線制御部１０に読取
られた後であり、このときは同時処理表示レジスタ９に
、スタートビット表示レジスタ５の内容がセットされず
、スタートビットＳＴの処理が行われるだけである。

この様に、本発明では、送受信処理周期が同じであり、
各走査周期を２分部し、その前半をデータ送信用に、後
半をデータ受信用に割り当てることができ、タイムスロ
ットカウンタ、チェックピット付加検出回路、並直列変
換回路等を時分割使用して送受共用化ができ、極めて経
済的な装置となる。

【図面の簡単な説明】

第１図は従来例、第３図は従来例のタイムチャート、第
２図は本発明の一実施例、第４図はそのタイムチャート
である。 図中、１はスタートビット検出回路、２，４はデータ受
信中表示レジスタ、３はタイミング発生回路、５はスタ
ートビット表示レジスタ、６はデータレジスタ、８はデ
ータセット表示レジスタ、９は同時処理表示レジスタ、
１０は回線制御部である。

Claims (1)

【特許請求の範囲】
1. １ 全二重調歩式データ回線を有するデータ伝送装置に
   おいて、データ受信用として回線対応にスタートビット
   検出回路、データサンプリング回路スタートビットとデ
   ータを表示するレジスタ及び該レジスタを回線毎に時分
   割に走査し、データ直並列変換、パリテイビットチェッ
   ク等を行う回線制御部を有し、かつ該回線制御部がスト
   ップピット走査時に次のスタートビットを検出している
   ことを示す同時処理表示レジスタを設け、前記同時処理
   表示レジスタの値により該回線制御部にてスタートビッ
   ト処理とストップビット処理を同時に行って相手局と自
   局クロツクの偏差による受信データ抜けを防止すること
   を特徴とする走査方式。