JPS5875922A - 半導体スイツチ回路 - Google Patents
半導体スイツチ回路Info
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- JPS5875922A JPS5875922A JP56173788A JP17378881A JPS5875922A JP S5875922 A JPS5875922 A JP S5875922A JP 56173788 A JP56173788 A JP 56173788A JP 17378881 A JP17378881 A JP 17378881A JP S5875922 A JPS5875922 A JP S5875922A
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- gate
- switch
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体スイッチ回路のオフセット電圧を補正
した筒梢度の半導体スイッチ回路に関する。
した筒梢度の半導体スイッチ回路に関する。
近年、アナログ信号およびテイジタル悟号が混在してい
るＭＯｆ’ｌ形半導体集積１１路の兄達（１伴ない、複
雑でかつ高度な機能を持つものが出現している。これら
は１ナツプのＡ／Ｄコンバータ、Ｌ）／Ａコンバータ、
スイッチドキャパνタフィルタ、コーデック（Ｃ０ＩＪ
ＥＣ）等である。
るＭＯｆ’ｌ形半導体集積１１路の兄達（１伴ない、複
雑でかつ高度な機能を持つものが出現している。これら
は１ナツプのＡ／Ｄコンバータ、Ｌ）／Ａコンバータ、
スイッチドキャパνタフィルタ、コーデック（Ｃ０ＩＪ
ＥＣ）等である。
そして上記乗積回路内のアナログ回路要素としては、＋
ＶｉＯＳ形スイッチ、キャパシタ、増幅回路、抵抗網等
があり、回ｗ１機能が複雑化かつ高度化するのＣ１伴な
いこれらのアナログ回路要素としてはより高度な回路特
性を持つものが要求される。
ＶｉＯＳ形スイッチ、キャパシタ、増幅回路、抵抗網等
があり、回ｗ１機能が複雑化かつ高度化するのＣ１伴な
いこれらのアナログ回路要素としてはより高度な回路特
性を持つものが要求される。
そこで上記アナログ回路要素のうちＭＣＪＳ形スイッチ
として使用されるｌ’ｖｉ０８ ＰＥＴの特性（二つい
て考えてみる。いま第１図の等ｆ＋ｆ１１回路に示すよ
う（二Ｍ ０８形スイツチとなるＮチャイ・ルのＭＯＳ
Ｆ’ＥＴ Ｑ 、のドレインとアース電位との間（二
はキャパシタＣ，か、ソースとアース電位との間（二は
もう１個のキャパシタＣ２がそれぞれ挿入されていて、
ＭＯＳ ＦＥＴ Ｑ 、のゲート（＝与えられる駆動信
号Ｖｃ （二よって、予めキャパシタｃ１（二蓄えら
れている電荷をキャパシタｃ２に移動させるようになっ
ている。なおＭＯＳ ＦＨＴ Ｑ 、のゲートとドレイ
ンとの間およびゲートとソースとの間には寄生キャパシ
タＣＧＤ 、 Ｃａｓそれぞれが等測的に挿入されてい
る。このようなＭＯｓスイッチ回ｗＳｔ−おいて、初期
状態ではキャパシタＣ１は■、に、キャパシタＣ２はＶ
２ （Ｖ、＞Ｖ２ ＞にそれぞれ充電されているもの
とする。この状態でＶｃが背Ｊレベル（二なると〜１０
８ ｆｉ”Ｅ’ｌ” Ｑ 、がオンし、キャパシタＣ１
に蓄えられていた電荷がＭＯＳＦＥＴ Ｑ 、を介して
キャパシタＣ２に放電される。
として使用されるｌ’ｖｉ０８ ＰＥＴの特性（二つい
て考えてみる。いま第１図の等ｆ＋ｆ１１回路に示すよ
う（二Ｍ ０８形スイツチとなるＮチャイ・ルのＭＯＳ
Ｆ’ＥＴ Ｑ 、のドレインとアース電位との間（二
はキャパシタＣ，か、ソースとアース電位との間（二は
もう１個のキャパシタＣ２がそれぞれ挿入されていて、
ＭＯＳ ＦＥＴ Ｑ 、のゲート（＝与えられる駆動信
号Ｖｃ （二よって、予めキャパシタｃ１（二蓄えら
れている電荷をキャパシタｃ２に移動させるようになっ
ている。なおＭＯＳ ＦＨＴ Ｑ 、のゲートとドレイ
ンとの間およびゲートとソースとの間には寄生キャパシ
タＣＧＤ 、 Ｃａｓそれぞれが等測的に挿入されてい
る。このようなＭＯｓスイッチ回ｗＳｔ−おいて、初期
状態ではキャパシタＣ１は■、に、キャパシタＣ２はＶ
２ （Ｖ、＞Ｖ２ ＞にそれぞれ充電されているもの
とする。この状態でＶｃが背Ｊレベル（二なると〜１０
８ ｆｉ”Ｅ’ｌ” Ｑ 、がオンし、キャパシタＣ１
に蓄えられていた電荷がＭＯＳＦＥＴ Ｑ 、を介して
キャパシタＣ２に放電される。
そして再びＭＯＳ ＦＥＴＱ、がオフした？＆！−Ｊ、
キャパシタＣ８からり放電が停止する。ここで両キャパ
シタＣ，，Ｃ２の値が等しけれに、放電停止後では、′
ａ荷再配分の結果、キャパシタＣ１゜Ｃ，Ｔ二おける電
圧は理想的ζ二はＣＶＩ＋Ｖ２ ）／２となる。しかじ
なｉｏｊら実際Ｃ二はフィードスルー課差電庄ＶＦＥ分
たけオフセン）Ｙ生じて、（Ｖ、＋■２）／２＋ＶＦＥ
となる。このフィードスルー誤差電圧Ｖｐｇが発生する
原因は、ＭＯＳ ＦＥＴ Ｑ、 ｉ二内在する非＃型
な前記寄生キャパシタＣＧＤ 、 ＣＧＳそれぞれを介
して駆動信号Ｖｃ がソースおよびドレイン（二もれる
ためである０上自己フィードスル−現象は元々ＭＯ８１
１’ｌ：Ｔ Ｏ）索子構造に内在しているを生容首が
原因であるため、プロセス制御でさけられるものではな
く、高梢反な回路特性が要求される場合１二は何等かの
回路的幻策か必要である。
キャパシタＣ８からり放電が停止する。ここで両キャパ
シタＣ，，Ｃ２の値が等しけれに、放電停止後では、′
ａ荷再配分の結果、キャパシタＣ１゜Ｃ，Ｔ二おける電
圧は理想的ζ二はＣＶＩ＋Ｖ２ ）／２となる。しかじ
なｉｏｊら実際Ｃ二はフィードスルー課差電庄ＶＦＥ分
たけオフセン）Ｙ生じて、（Ｖ、＋■２）／２＋ＶＦＥ
となる。このフィードスルー誤差電圧Ｖｐｇが発生する
原因は、ＭＯＳ ＦＥＴ Ｑ、 ｉ二内在する非＃型
な前記寄生キャパシタＣＧＤ 、 ＣＧＳそれぞれを介
して駆動信号Ｖｃ がソースおよびドレイン（二もれる
ためである０上自己フィードスル−現象は元々ＭＯ８１
１’ｌ：Ｔ Ｏ）索子構造に内在しているを生容首が
原因であるため、プロセス制御でさけられるものではな
く、高梢反な回路特性が要求される場合１二は何等かの
回路的幻策か必要である。
第２図および第３図はそれぞれ、上記フィールドスルー
現象対策がなされた従来の半導体スイッチ回路の構成図
である。第２図（二示す（９）路はアナログ信号のサン
プル・ホールド回路であり、入力アナログ化＋ｆＶ Ｉ
Ｎを駆動信号φ（二よってスイッチ制御されるプレチャ
ージ用のＮチャネＡ／ＭＯ８ＦＥＴＱ２を介してキャパ
シタＣ３に蓄えるよう（二したものである。またフィー
ルドスル一対策として、上記ＭＯ８ｆ１″１４Ｔ Ｑ、
２のドレインにフィードスルー補償用のもう１個のＮチ
ャネルＭＯ８Ｆ’ＥＴ Ｑ、のソースおよびドレインを
接続し、このＭＯＳ ＦＥＴ Ｑ３のゲート（二は上記
駆動信号φと逆位相の信号φを供給し℃いる。なお、上
記駆動信号φ、φは２個のＭＯ８杉インバータＩＩ １
■２（−よって作られる０この回路（二おいて上記ＭＯ
８Ｆ’ｇＴ Ｑ、のゲートとドレインとの間−二存在す
る寄生キャパシタをＣＯＤ 、ＭＯＳ ＰＥＴ Ｑ、の
ゲートとソースおよびゲートとドレインそれぞれの間（
二存在する符生キャパシタをｃａｓ 、 ＣＧＤとする
場合（二 、 ＣＣＤエ Ｃ’ ＧＳ ＋Ｃ’ＧＤ の関係を満すよう（１両ＭＵＳ ＦＥＴ Ｑ２． Ｑ３
の素子寸法を設定−「ること（二より、ＭＵＳル゛ＥＴ
Ｑ、、 を二おけるフィードスルー効果をＭＯＳ Ｆ
Ｅ’ｌ’ Ｑ３のフィードスルー効果によってキャンセ
ルさせるようにシたものである。
現象対策がなされた従来の半導体スイッチ回路の構成図
である。第２図（二示す（９）路はアナログ信号のサン
プル・ホールド回路であり、入力アナログ化＋ｆＶ Ｉ
Ｎを駆動信号φ（二よってスイッチ制御されるプレチャ
ージ用のＮチャネＡ／ＭＯ８ＦＥＴＱ２を介してキャパ
シタＣ３に蓄えるよう（二したものである。またフィー
ルドスル一対策として、上記ＭＯ８ｆ１″１４Ｔ Ｑ、
２のドレインにフィードスルー補償用のもう１個のＮチ
ャネルＭＯ８Ｆ’ＥＴ Ｑ、のソースおよびドレインを
接続し、このＭＯＳ ＦＥＴ Ｑ３のゲート（二は上記
駆動信号φと逆位相の信号φを供給し℃いる。なお、上
記駆動信号φ、φは２個のＭＯ８杉インバータＩＩ １
■２（−よって作られる０この回路（二おいて上記ＭＯ
８Ｆ’ｇＴ Ｑ、のゲートとドレインとの間−二存在す
る寄生キャパシタをＣＯＤ 、ＭＯＳ ＰＥＴ Ｑ、の
ゲートとソースおよびゲートとドレインそれぞれの間（
二存在する符生キャパシタをｃａｓ 、 ＣＧＤとする
場合（二 、 ＣＣＤエ Ｃ’ ＧＳ ＋Ｃ’ＧＤ の関係を満すよう（１両ＭＵＳ ＦＥＴ Ｑ２． Ｑ３
の素子寸法を設定−「ること（二より、ＭＵＳル゛ＥＴ
Ｑ、、 を二おけるフィードスルー効果をＭＯＳ Ｆ
Ｅ’ｌ’ Ｑ３のフィードスルー効果によってキャンセ
ルさせるようにシたものである。
また第３図（：示す回路は、並列接続されたスイッチ用
のＮチャネル１ＶＩＵｓ Ｆ”Ｅｉ、’ Ｑ４と補償用
のＰチャネルＭｏ８ ＦＥＴ Ｑ、とのゲート・ソース
間奇生キャパシタおよＯ・ゲート、ドレイン間寄生キャ
パシタがそれぞれ等しくなるようＣ二系子寸法を設定す
ること（二より、上記と同様にフィードスルー効果をキ
ャンセルするようにしたものである。そして両ＭＯ８Ｆ
Ｅ’ｆ Ｑ、 、 Ｑ、を駆動する駆動信号φ、φは２
個のＭＯ８形インバータ’３＋Ｉ、−二よって作られる
。
のＮチャネル１ＶＩＵｓ Ｆ”Ｅｉ、’ Ｑ４と補償用
のＰチャネルＭｏ８ ＦＥＴ Ｑ、とのゲート・ソース
間奇生キャパシタおよＯ・ゲート、ドレイン間寄生キャ
パシタがそれぞれ等しくなるようＣ二系子寸法を設定す
ること（二より、上記と同様にフィードスルー効果をキ
ャンセルするようにしたものである。そして両ＭＯ８Ｆ
Ｅ’ｆ Ｑ、 、 Ｑ、を駆動する駆動信号φ、φは２
個のＭＯ８形インバータ’３＋Ｉ、−二よって作られる
。
ところで上記従来（ロ）路ではＭＯＳ ｋ’ＥＴＱ、と
Ｑ。
Ｑ。
あるいはＱ４とＱ５をｗ−動す颯ために互い（二連位相
の信号φ、φを用いており、この両信号は２個のＩＶＩ
Ｏ８形インバータ１１と１２あるいはｌｓと１４（二よ
って作られるため（二次の■、■のような問題が生じる
。ｌ ■φとφとの間（二は必ず位相のすれが生じる。
の信号φ、φを用いており、この両信号は２個のＩＶＩ
Ｏ８形インバータ１１と１２あるいはｌｓと１４（二よ
って作られるため（二次の■、■のような問題が生じる
。ｌ ■φとφとの間（二は必ず位相のすれが生じる。
■ ＭＯ８形インバタの入出力間（＝は結合容量が存在
するため、φとφの良形はアンダーシュート波形および
オーバーシュート波形になる〇 またＭＯＳ ＦＥＴ ＋二寄生するすべての容量は非
＃ＪＩ型容憧であるたぬ（二次の■、■のような問題が
生じる。
するため、φとφの良形はアンダーシュート波形および
オーバーシュート波形になる〇 またＭＯＳ ＦＥＴ ＋二寄生するすべての容量は非
＃ＪＩ型容憧であるたぬ（二次の■、■のような問題が
生じる。
■ キャパシタＣＧＤ、Ｃ′ＧＳ、Ｃ′ＧＤ 等は非
＋１５１型容菫である。
＋１５１型容菫である。
■ スイッチ動作するＭ２Ｓ ＦＩＪＴ のゲート・
チャネル間（二発生する非線形な寄生容量のフィードス
ルー効果もある。
チャネル間（二発生する非線形な寄生容量のフィードス
ルー効果もある。
この結果、上記■、■、■、■が複合的共同的（二影響
して、従来の回路ではフィードスルー誤差が十分にキャ
ンセルされず、オフセット電圧を十分（二小さくするこ
とができないという欠点がある。
して、従来の回路ではフィードスルー誤差が十分にキャ
ンセルされず、オフセット電圧を十分（二小さくするこ
とができないという欠点がある。
ところで本発明者等は、上記問題点■、■。
■、０のうち％（二■、■がフィールドスルー誤差をキ
ャンセルすることができない大きな原因となっているこ
とを解明した。
ャンセルすることができない大きな原因となっているこ
とを解明した。
この発明は上記のような事Ｐｇを考慮してなされたもの
であり、その目的とするところは、スイッチ動作するス
イッチ用ＭＯ８ＬＩ”Ｅ’ｒ のゲートと、ＭＯＳ Ｆ
ＥＴからなり上記スイッチ用ＭＯ８ＦＥＴのゲートに与
えるための駆動信号を発生する駆動信号発生手段との間
にローバスフイ／Ｌ／夕Ｎ路を挿入すること（二よって
、スイッチ用ＭＯ８ＦＥＴのゲート入力信号（二おける
アンターシュートおよびオーバーシュートを緩和し、も
ってオフセント電圧が極めて小さい高精度の半導体スイ
ッチ回路を提供すること（二ある。
であり、その目的とするところは、スイッチ動作するス
イッチ用ＭＯ８ＬＩ”Ｅ’ｒ のゲートと、ＭＯＳ Ｆ
ＥＴからなり上記スイッチ用ＭＯ８ＦＥＴのゲートに与
えるための駆動信号を発生する駆動信号発生手段との間
にローバスフイ／Ｌ／夕Ｎ路を挿入すること（二よって
、スイッチ用ＭＯ８ＦＥＴのゲート入力信号（二おける
アンターシュートおよびオーバーシュートを緩和し、も
ってオフセント電圧が極めて小さい高精度の半導体スイ
ッチ回路を提供すること（二ある。
以下図面を診照してこの発明の一実施例を説明する。第
４図はこの発明（＝係る半導体スイッチ回路をサンプル
・ホールド回路（二実施したものである。図Ｃ二おいて
ＱｌｌはＮチャネルのプレチャージ用のＭＯＳ Ｆｈｉ
’ｌ’ （スイッチ用ＭＯ８ＦＥＴ ）であり、このＭ
ＯＳ ＰＥＴ Ｑ、、の信号入力端となるソース（二は
入力アナログ信号ＶＩＮが、信号出力端となるドレイン
（二はキャパシタＣ１１がそれぞれ接続されている。ま
た図（二おいてＩｌｌはＭＯ８ＦＩ！ＪＴ Ｑ、１をス
イッチ駆動するための駆動信号φを作るＭＯ８形インバ
ータであり、 このインバータＩＩＩの出力端と上ｇｃ
２ ＭＯＳ Ｌ”Ｅ３Ｔ Ｑ、、のゲートとの間（−は
、ローパスフィルタ回路十゛１１が挿入されている。
４図はこの発明（＝係る半導体スイッチ回路をサンプル
・ホールド回路（二実施したものである。図Ｃ二おいて
ＱｌｌはＮチャネルのプレチャージ用のＭＯＳ Ｆｈｉ
’ｌ’ （スイッチ用ＭＯ８ＦＥＴ ）であり、このＭ
ＯＳ ＰＥＴ Ｑ、、の信号入力端となるソース（二は
入力アナログ信号ＶＩＮが、信号出力端となるドレイン
（二はキャパシタＣ１１がそれぞれ接続されている。ま
た図（二おいてＩｌｌはＭＯ８ＦＩ！ＪＴ Ｑ、１をス
イッチ駆動するための駆動信号φを作るＭＯ８形インバ
ータであり、 このインバータＩＩＩの出力端と上ｇｃ
２ ＭＯＳ Ｌ”Ｅ３Ｔ Ｑ、、のゲートとの間（−は
、ローパスフィルタ回路十゛１１が挿入されている。
このよう（ニスイッチ制御されるＭＯ８Ｆｈ：’ｒ Ｑ
、。
、。
のゲートとＭＯ８形インバータＩｌｌとの間にローパス
フィルタ回路Ｆｉｌを挿入すること（二よって、ＭＯ８
形インバータ■１１の出力である信号φ（１生じるアン
ダーシュート波形およびオーバーシュート波形は除去さ
れ、ＭＯＳ ＰＥＴ Ｑ、、のゲート（−は単調（二減
少あるいは増加するような波形が与えられる。したがっ
て、 ＭＯＳ ＦＥＴ Ｑ、１のゲート、ドレイン間（
二存在する寄生キャパシタ（二よるフィードスルー効果
の影響は住めて小さくなり、フィードスルー誤差そのも
のを極めて小さくすることかできる。この結果、オフセ
ット電圧が極めて小さなものとなり、高精度（二人カア
ナログ信号ＶＩＮをサンプル−ホールドすることができ
る。
フィルタ回路Ｆｉｌを挿入すること（二よって、ＭＯ８
形インバータ■１１の出力である信号φ（１生じるアン
ダーシュート波形およびオーバーシュート波形は除去さ
れ、ＭＯＳ ＰＥＴ Ｑ、、のゲート（−は単調（二減
少あるいは増加するような波形が与えられる。したがっ
て、 ＭＯＳ ＦＥＴ Ｑ、１のゲート、ドレイン間（
二存在する寄生キャパシタ（二よるフィードスルー効果
の影響は住めて小さくなり、フィードスルー誤差そのも
のを極めて小さくすることかできる。この結果、オフセ
ット電圧が極めて小さなものとなり、高精度（二人カア
ナログ信号ＶＩＮをサンプル−ホールドすることができ
る。
第５図はこの発明（１係る半導体スインチ回路をチョッ
パ形比較回ｊ１８（＝実施したものである。
パ形比較回ｊ１８（＝実施したものである。
すなわち、この回路は一方のアナログ信号Ｖａとキャパ
シタＣ２，０）一端との間亀ニスインチ用のＭＵ８ Ｆ
ＥＴ Ｑ２．を挿入するとともＣ二他方のアナログ信号
ｖｂとキャパシタＣ２１の一端との間にもう１ （Ｉａ
のスイッチ用のＭＵ８ Ｆ’ＥＴ Ｑ２２を挿入し、こ
のキャパシタＣｎの他端（二〜１０８形インバータＩ２
０の入力端を接続し、このＭＯ８彫インバータＩ２０の
入出力端間に１２インチ用のＭＵ８ ＦＥＴ Ｑ２゜を
挿入シ、カッ上記ＬｖＩＯ８Ｆ”” Ｑ２ｍ 、Ｑｔｚ
−Ｑ２３をスイッチ駆動するための駆動信号φ１．φ
２．φＦを作るＭＯ８形インバータ’２１ ＋ ’２２
＊ １４３それぞれの出力端とＭＵ８ ＦＷ’ｌ’
Ｑ２、＋ Ｑ２２ ＊ Ｑ２３の谷ゲートとの間に各ロ
ーパスフィルタ回路Ｆ２１ ＋ Ｆ２２ ＋ Ｆ２３を
挿入するようにしたものである。
シタＣ２，０）一端との間亀ニスインチ用のＭＵ８ Ｆ
ＥＴ Ｑ２．を挿入するとともＣ二他方のアナログ信号
ｖｂとキャパシタＣ２１の一端との間にもう１ （Ｉａ
のスイッチ用のＭＵ８ Ｆ’ＥＴ Ｑ２２を挿入し、こ
のキャパシタＣｎの他端（二〜１０８形インバータＩ２
０の入力端を接続し、このＭＯ８彫インバータＩ２０の
入出力端間に１２インチ用のＭＵ８ ＦＥＴ Ｑ２゜を
挿入シ、カッ上記ＬｖＩＯ８Ｆ”” Ｑ２ｍ 、Ｑｔｚ
−Ｑ２３をスイッチ駆動するための駆動信号φ１．φ
２．φＦを作るＭＯ８形インバータ’２１ ＋ ’２２
＊ １４３それぞれの出力端とＭＵ８ ＦＷ’ｌ’
Ｑ２、＋ Ｑ２２ ＊ Ｑ２３の谷ゲートとの間に各ロ
ーパスフィルタ回路Ｆ２１ ＋ Ｆ２２ ＋ Ｆ２３を
挿入するようにしたものである。
この回路は、最初（二１ｖＯ８ＦＥＴ Ｑ２．のゲート
（三信号φＦを与えてオンさせて、インバータ■２゜の
入出力端間を短絡すること（二より入力端電位をこのイ
ンバータ１□００反転しきい電圧■０に設定し、次にこ
のＭＵ８ ＰＥＴ Ｑ２．をオフしさら（二ＭＯ８ＦＥ
ｉ’ Ｑ２１のゲートにイ呂旬゛φ１を与えてオンさせ
てキャパシタＣ２□の一端（ニ一方のアナログ信号Ｖａ
を加え、次Ｅ ＭＵ８ ＩＩ″ＥＴ Ｑ２＋をオ’７Ｌ
、ＭＯ８ＦＥ’ｌ’ Ｑ２２のゲートに信号φ２を与え
てオンさせてキャパシタＣ２＋の一端（二今度は他方の
アナログ信号ｖｂを加え、このような操作（二よって、
インバータ１２００Å力側室位をＶｏからＶｏ ＋ （
Ｖａ −Ｖｂ）（二変化させ、変形後の電位をインバー
タＩ２０（二よって増幅すること（二よりＶａとＶｂの
比較を行なうものである。
（三信号φＦを与えてオンさせて、インバータ■２゜の
入出力端間を短絡すること（二より入力端電位をこのイ
ンバータ１□００反転しきい電圧■０に設定し、次にこ
のＭＵ８ ＰＥＴ Ｑ２．をオフしさら（二ＭＯ８ＦＥ
ｉ’ Ｑ２１のゲートにイ呂旬゛φ１を与えてオンさせ
てキャパシタＣ２□の一端（ニ一方のアナログ信号Ｖａ
を加え、次Ｅ ＭＵ８ ＩＩ″ＥＴ Ｑ２＋をオ’７Ｌ
、ＭＯ８ＦＥ’ｌ’ Ｑ２２のゲートに信号φ２を与え
てオンさせてキャパシタＣ２＋の一端（二今度は他方の
アナログ信号ｖｂを加え、このような操作（二よって、
インバータ１２００Å力側室位をＶｏからＶｏ ＋ （
Ｖａ −Ｖｂ）（二変化させ、変形後の電位をインバー
タＩ２０（二よって増幅すること（二よりＶａとＶｂの
比較を行なうものである。
この実施例回路（二おいて、スイッチ動作を行なう３個
のＭＵ ８ ＦＥＴＱ２１ 、Ｑ２２ 、Ｑｔｓの各ゲ
ートと、これらのＦＥＴを駆動する駆動信号φ１．φ２
゜φＦを発生する各ＭＯ８形インバータ■２１ ＋ ’
２２ ＊ １２１１との間（二各ローパスフィルタ回％
ｌ”２＋ ＋ Ｆ２２ ＋ １！’２３を挿入するよ
うＣ二したので、谷ＭＣＪＳ形インバータ’２１ ｅ
■２２ ＋ ’２３０入出力間（：結合容量が存在して
各信号φ１．φ２．φＦ （”−アンダーシュート波
形およびオーバーシュート波形が生じても、このような
波形は各ローパスフィルタ回路”２１ ＋ Ｆ２２ ＋
”ａｓ （二よって除去される。したがって、各ＭＯ８
Ｆ ”ＴＱ２１ 、Ｑ、！２ 、Ｑ２３のゲート、ドレ
イン間およびゲート、ソース間（二存在する寄生キャパ
シタによるフィードスルー効果の影響は惚めて小さくな
り、この結果、尚相反（二Ｖａとｖｂの比較を行なうこ
とができる。
のＭＵ ８ ＦＥＴＱ２１ 、Ｑ２２ 、Ｑｔｓの各ゲ
ートと、これらのＦＥＴを駆動する駆動信号φ１．φ２
゜φＦを発生する各ＭＯ８形インバータ■２１ ＋ ’
２２ ＊ １２１１との間（二各ローパスフィルタ回％
ｌ”２＋ ＋ Ｆ２２ ＋ １！’２３を挿入するよ
うＣ二したので、谷ＭＣＪＳ形インバータ’２１ ｅ
■２２ ＋ ’２３０入出力間（：結合容量が存在して
各信号φ１．φ２．φＦ （”−アンダーシュート波
形およびオーバーシュート波形が生じても、このような
波形は各ローパスフィルタ回路”２１ ＋ Ｆ２２ ＋
”ａｓ （二よって除去される。したがって、各ＭＯ８
Ｆ ”ＴＱ２１ 、Ｑ、！２ 、Ｑ２３のゲート、ドレ
イン間およびゲート、ソース間（二存在する寄生キャパ
シタによるフィードスルー効果の影響は惚めて小さくな
り、この結果、尚相反（二Ｖａとｖｂの比較を行なうこ
とができる。
第６図はこの発明１：係る牛轡体スイッチ回路をスイッ
チドキャパシタＮ路（二実施したものである。すなわち
、この回路はスイッチ動作する２個＋７） ＭＵ８ Ｉ
Ｉ’ＥＴ Ｑ３．、 Ｑｓ□ を直列接続し、この直
列接続点とアース電位との間にキャパシタＣｓ＋を挿入
するとともＣ二、円ＭＯ８ＦＥ’ｌ”を交互にスイッチ
駆動ｒるための駆動信号φ、φを作るＭＯ８形インバー
タＩ３１ ＊ ’３２それぞれの出力端とＭＵ８ ｌｉ
’ＥＴ Ｑ、、 、 Ｑ、２の各ゲートとの間（１谷ロ
ーパスフィルタ回路Ｆ３１ ＊ ｈ’８２ を挿入する
ようＣ二したものである□ この回路は、信号φ、φ（−よって２個のＭＯ８ＦＥＴ
Ｑ、１１．Ｑａ２を交互にスイッチ動作させることによ
って、信号φあるいはφの周波数（：逆比例した稙を持
つ抵抗として作用するものである。
チドキャパシタＮ路（二実施したものである。すなわち
、この回路はスイッチ動作する２個＋７） ＭＵ８ Ｉ
Ｉ’ＥＴ Ｑ３．、 Ｑｓ□ を直列接続し、この直
列接続点とアース電位との間にキャパシタＣｓ＋を挿入
するとともＣ二、円ＭＯ８ＦＥ’ｌ”を交互にスイッチ
駆動ｒるための駆動信号φ、φを作るＭＯ８形インバー
タＩ３１ ＊ ’３２それぞれの出力端とＭＵ８ ｌｉ
’ＥＴ Ｑ、、 、 Ｑ、２の各ゲートとの間（１谷ロ
ーパスフィルタ回路Ｆ３１ ＊ ｈ’８２ を挿入する
ようＣ二したものである□ この回路は、信号φ、φ（−よって２個のＭＯ８ＦＥＴ
Ｑ、１１．Ｑａ２を交互にスイッチ動作させることによ
って、信号φあるいはφの周波数（：逆比例した稙を持
つ抵抗として作用するものである。
この実施例回路（：おいても、スイッチ動作を行なう２
個のＭ（Ｊ８ ＦＥ’ｌ’ Ｑａｔ 、Ｑａ２の各ゲー
トと、肉ＰＥＴを、駆動する駆動信号φ、φを発生する
各インバータ１３１＋’３２との間（１谷ローパスフィ
ルタ回路１ｉ’ｓｌ Ｉ Ｆ ！２を挿入するよう（二
したので、上記実施例と同様Ｃ三信号φ、φ（＝生じる
アンダーシュート波形およびオーバ７ユート波形を除去
することができる。したがって両ＩＶＩＯ８ＦＥＴ Ｑ
ａ、 。
個のＭ（Ｊ８ ＦＥ’ｌ’ Ｑａｔ 、Ｑａ２の各ゲー
トと、肉ＰＥＴを、駆動する駆動信号φ、φを発生する
各インバータ１３１＋’３２との間（１谷ローパスフィ
ルタ回路１ｉ’ｓｌ Ｉ Ｆ ！２を挿入するよう（二
したので、上記実施例と同様Ｃ三信号φ、φ（＝生じる
アンダーシュート波形およびオーバ７ユート波形を除去
することができる。したがって両ＩＶＩＯ８ＦＥＴ Ｑ
ａ、 。
Ｑ、□のゲート、ドレイン間およびゲート、ソース間（
二存在する寄生キャパシタ（二よるフィードスルー効果
の影響は極めて小さくなり、この結果、信号φ、φの周
波数Ｃ二正確（二連比例した抵抗値を優ることかできる
。
二存在する寄生キャパシタ（二よるフィードスルー効果
の影響は極めて小さくなり、この結果、信号φ、φの周
波数Ｃ二正確（二連比例した抵抗値を優ることかできる
。
第７図はこの発明（１係る半導体スイッチ回路を電圧コ
ンパレータ（二実施したものである。この回路はＰチャ
ネルＭ、０８ Ｆ’ＥＴ Ｑｐ、ないしＱｐａ＋Ｎチャ
ネ／ｌ／ ＭＯ８Ｆｂ％Ｔ ＱｎｌないしＱｎ４．ｉｔ
荷充電用の複数のギヤバッタＣ４、！ないしＣ４Ｉｎ、
オフセントキャンセル用のＰチャネルＭ０ｓ ｋ’ｒす
Ｔ Ｑ Ｉ）ａ、このＭＯ８ＦＢ’ｌ’ Ｑｐ６ を
スイッチ動作させるための駆動信号φを作るＣ−ＭＯＳ
インバータ】、１．このＣ−ＭＯＳインバータＩ４１の
出力端と上記Ｍ（Ｊ８ＦＥＴ Ｑｐａのゲートとの間（
二（′６Ｉ入されるローパスフィルタ回路Ｆ４１から構
成されている。
ンパレータ（二実施したものである。この回路はＰチャ
ネルＭ、０８ Ｆ’ＥＴ Ｑｐ、ないしＱｐａ＋Ｎチャ
ネ／ｌ／ ＭＯ８Ｆｂ％Ｔ ＱｎｌないしＱｎ４．ｉｔ
荷充電用の複数のギヤバッタＣ４、！ないしＣ４Ｉｎ、
オフセントキャンセル用のＰチャネルＭ０ｓ ｋ’ｒす
Ｔ Ｑ Ｉ）ａ、このＭＯ８ＦＢ’ｌ’ Ｑｐ６ を
スイッチ動作させるための駆動信号φを作るＣ−ＭＯＳ
インバータ】、１．このＣ−ＭＯＳインバータＩ４１の
出力端と上記Ｍ（Ｊ８ＦＥＴ Ｑｐａのゲートとの間（
二（′６Ｉ入されるローパスフィルタ回路Ｆ４１から構
成されている。
この回路では、２個のＭＯ８Ｐ ｈｉＴ Ｑ１〕、 、
Ｑ ｐ２の円ゲート電位、すなわちキャパシタＣ４，
ＩないしＣ，、ｎ １７） 端子電位とアース電位と
を比較する前にＭＯ８１１”ｌ（’Ｉ’ Ｑｐａ を
オンさせて出力のオフセット電圧をキャンセルさせ、こ
の後キャパシタＣ４１１ないしＣ，、ｎを充電あるいは
放電して、この時の各キャパシタの端子電位ケアースミ
位と比較するものである。 ゛ この実施例回路Ｃ：おいても、スイッチ動作を行なうＭ
Ｏ８ＦＥＴ ＱｐａのゲートとＣ−ＭＯ８インバータ’
４１ との間にローパスフィルタ回路Ｆ４、を挿入し
て、信号φ（二生じるアンダー・シュート波形およびオ
ーバーシュート波形を除去するようにしたので、このＭ
Ｏ８ＦＥＴ Ｑｐａ のゲート、ドレイン間およびゲ
ート、ソース間鑞二任在する寄生キャパシタによるフィ
ードスルー効果の影響は憾めて小さくなり、この結果、
コンパレータとしてのオフセント電圧を憧めて小さくで
き、高精度に比較をすることができる。
Ｑ ｐ２の円ゲート電位、すなわちキャパシタＣ４，
ＩないしＣ，、ｎ １７） 端子電位とアース電位と
を比較する前にＭＯ８１１”ｌ（’Ｉ’ Ｑｐａ を
オンさせて出力のオフセット電圧をキャンセルさせ、こ
の後キャパシタＣ４１１ないしＣ，、ｎを充電あるいは
放電して、この時の各キャパシタの端子電位ケアースミ
位と比較するものである。 ゛ この実施例回路Ｃ：おいても、スイッチ動作を行なうＭ
Ｏ８ＦＥＴ ＱｐａのゲートとＣ−ＭＯ８インバータ’
４１ との間にローパスフィルタ回路Ｆ４、を挿入し
て、信号φ（二生じるアンダー・シュート波形およびオ
ーバーシュート波形を除去するようにしたので、このＭ
Ｏ８ＦＥＴ Ｑｐａ のゲート、ドレイン間およびゲ
ート、ソース間鑞二任在する寄生キャパシタによるフィ
ードスルー効果の影響は憾めて小さくなり、この結果、
コンパレータとしてのオフセント電圧を憧めて小さくで
き、高精度に比較をすることができる。
第８図および第９図はそれぞれこの発明（二係る半導体
スイッチ回路を、前記第２図および第３図にボすフィー
ドスルー現象対策がなされた従来のものに実施した場合
の（ロ）路構成図である。
スイッチ回路を、前記第２図および第３図にボすフィー
ドスルー現象対策がなされた従来のものに実施した場合
の（ロ）路構成図である。
すなわち、第８図の実施例回路では、ＩＶＩＯ８ＰＥＴ
Ｑ２． Ｑ、の各ゲートとＭＯ８形インバータＩ２．
Ｉ２の谷出力端との間（二各ローパスフィルタ回路”Ｉ
Ｉ ＋ Ｆ５２を新た（二挿入し、また第９図の実施例
回路では、ＩＶＵ内ＦＥＴＱ４．Ｑ、の各ゲートとＭＯ
８形インバータｌ８． ｌ、の各出力端との間Ｃ二各ロ
ーパスフィルタ回路ｆ”６１ ＋ Ｆｅ２を新た（二伸
入したものである。
Ｑ２． Ｑ、の各ゲートとＭＯ８形インバータＩ２．
Ｉ２の谷出力端との間（二各ローパスフィルタ回路”Ｉ
Ｉ ＋ Ｆ５２を新た（二挿入し、また第９図の実施例
回路では、ＩＶＵ内ＦＥＴＱ４．Ｑ、の各ゲートとＭＯ
８形インバータｌ８． ｌ、の各出力端との間Ｃ二各ロ
ーパスフィルタ回路ｆ”６１ ＋ Ｆｅ２を新た（二伸
入したものである。
上記第８図および第９図Ｃ′−ボす実施例１ｕ路では、
フィードスルー補償用のＩＶＩＯ８ＦＥＴ Ｑ、ｌ、
Ｑ。
フィードスルー補償用のＩＶＩＯ８ＦＥＴ Ｑ、ｌ、
Ｑ。
を設けるとともに各ローパスフィルタｔＬ！ＩＭ ｉｌ
、、 １１１′’５２ ＊ １”６１ ＊ Ｆｅ２を設
けること（二よって、フィードスルー効果のキャンセル
を計るととも（：駆動信号ψ、φＣ二生じるアンダーシ
ュート波形およびオーバーシュート波形を除去し、寄生
キャパシタ（二よるフィードスルー効果の影響な極めて
小さくするよう（二したものである。したがってフィー
ドスルー誤差そのものを極めて小さくするコ（！ｌ”
カ”Ｃ−キ、ＭＯ８Ｆ’ＥＴ Ｃ２，Ｑ、 （＝オ＋ｆ
ルオ７ セれるローパスフィルタ回路Ｆの等価回路図で
あり、図示するよう（＝このローパスフィルタ回路Ｆは
抵抗成分Ｒと谷型成分ＣとからなるＣ Ｒフィルタ回路
であり、その具体的な１面構成は第１１図（ａ）ないし
くＣ） ｉ＝ボす通りである。
、、 １１１′’５２ ＊ １”６１ ＊ Ｆｅ２を設
けること（二よって、フィードスルー効果のキャンセル
を計るととも（：駆動信号ψ、φＣ二生じるアンダーシ
ュート波形およびオーバーシュート波形を除去し、寄生
キャパシタ（二よるフィードスルー効果の影響な極めて
小さくするよう（二したものである。したがってフィー
ドスルー誤差そのものを極めて小さくするコ（！ｌ”
カ”Ｃ−キ、ＭＯ８Ｆ’ＥＴ Ｃ２，Ｑ、 （＝オ＋ｆ
ルオ７ セれるローパスフィルタ回路Ｆの等価回路図で
あり、図示するよう（＝このローパスフィルタ回路Ｆは
抵抗成分Ｒと谷型成分ＣとからなるＣ Ｒフィルタ回路
であり、その具体的な１面構成は第１１図（ａ）ないし
くＣ） ｉ＝ボす通りである。
まず第１１図（ａ）に示すものは、一方４＊型の半導体
基体１１の一部表面領域（二他力導電、型の拡散領域１
２を形成し、この拡散領域１２（二おける抵抗成分を上
記几として用いるととも（＝拡散領域１２と基体１１と
の間の谷生接合谷祉、基体１１上（二杷縁膜な介して設
けられる導電体層１３と上記拡散領域１２との間の寄生
容量等を上記Ｃどして用いるようにしたものである。
基体１１の一部表面領域（二他力導電、型の拡散領域１
２を形成し、この拡散領域１２（二おける抵抗成分を上
記几として用いるととも（＝拡散領域１２と基体１１と
の間の谷生接合谷祉、基体１１上（二杷縁膜な介して設
けられる導電体層１３と上記拡散領域１２との間の寄生
容量等を上記Ｃどして用いるようにしたものである。
第１１図（ｂ） ｉ＝小すものは、−力尋電型の半導体
基体１１の一部表面領域（＝他方導電型の拡散領域１２
を形成し、この拡散領域１２（二おける抵抗成分を上記
Ｒとして用いるととも（−拡散領域１２と基体１］との
間の寄生接合容量を上記Ｃとして用いるようにしたもの
である。
基体１１の一部表面領域（＝他方導電型の拡散領域１２
を形成し、この拡散領域１２（二おける抵抗成分を上記
Ｒとして用いるととも（−拡散領域１２と基体１］との
間の寄生接合容量を上記Ｃとして用いるようにしたもの
である。
第１１図（Ｃ） ｉ＝不すものは、一方導電型の半導体
基体１ノの表面領域（二ソース、ドレインとなる一対の
他方導電型の拡散領域１４に、１４Ｂを形成するととも
≦二基体１）の表面にゲート電極１５を形成してＭＯ８
ＦＥＴ を構成し、このＭＯ８ＦＥ’ｌ’のゲート電極
１５にバイアス電圧ＶＢ成分を上記Ｒとして用いるとと
もに拡散領域Ｊ４Ａ、７４Ｂと基体１１との藺の寄生接
合容量を上記Ｃとして用いるよう（二したものである。
基体１ノの表面領域（二ソース、ドレインとなる一対の
他方導電型の拡散領域１４に、１４Ｂを形成するととも
≦二基体１）の表面にゲート電極１５を形成してＭＯ８
ＦＥＴ を構成し、このＭＯ８ＦＥ’ｌ’のゲート電極
１５にバイアス電圧ＶＢ成分を上記Ｒとして用いるとと
もに拡散領域Ｊ４Ａ、７４Ｂと基体１１との藺の寄生接
合容量を上記Ｃとして用いるよう（二したものである。
そして上記Ｃ几フィルタ回路の時定数は、前記各スイッ
チ用の１ＶｉＯ８ＦＥ’ｌ’を駆動する各ＭＯ８形イン
バータあるいはＣ−ＭＯＳインバータにおける出力信号
の立上り時間、立下り時間であり、数１秒ないし数１０
ｏｎＮ＆ｖｔである。さらｆ二上記Ｃとしては制御しよ
うとするＭＯ８形スイッチのゲート−基体間のを生容重
を第１」用１−ることもできる。従つ又実際Ｃ二半導体
基体上（二上記のフィルター回路を製造しようとする場
合（二は各種の寄生容量が実負的（二付随しているので
抵抗系子のみ形成すれはよいことが多い。
チ用の１ＶｉＯ８ＦＥ’ｌ’を駆動する各ＭＯ８形イン
バータあるいはＣ−ＭＯＳインバータにおける出力信号
の立上り時間、立下り時間であり、数１秒ないし数１０
ｏｎＮ＆ｖｔである。さらｆ二上記Ｃとしては制御しよ
うとするＭＯ８形スイッチのゲート−基体間のを生容重
を第１」用１−ることもできる。従つ又実際Ｃ二半導体
基体上（二上記のフィルター回路を製造しようとする場
合（二は各種の寄生容量が実負的（二付随しているので
抵抗系子のみ形成すれはよいことが多い。
またこの抵抗素子は拡散領域として形成する代わり（＝
、例えば半導体基体上に絶縁層を介して例えはポリシリ
コン層の如きもの設置して形成してもよい。
、例えば半導体基体上に絶縁層を介して例えはポリシリ
コン層の如きもの設置して形成してもよい。
第１２図および第１３図はそれぞれ、前記第２図（二示
す従来の半導体スイッチ回路と、前記第８図に不すこの
発明に係る半導体スイッチ回路とにおける駆動信号φ、
１とキャパシタｃ３への入力信号ＣＩＮのｔＦｆ：、ｉ
形を示したものである。なおＩｖｉＯ８Ｆ’ＥＴ Ｑ２
のチャネル幅とチャネル長ノ比Ｗ／Ｌ ｐｓ １４／７
ｔ−、、Ｍ、０８ ） ７７ ｉ；’ ス９ Ｑｓの
Ｗ／Ｌは７／７ （：それぞれ設定し、第８図中のロー
パスフィルタ回路Ｆ、ｌｌ ＋ ｌ” Ｉｆ□は抵抗成
分Ｒと容量成分ＣとからなるＣＩもフィノシタＩ！２回
路であり、■もの値をｌＫΩ（二、Ｃの値を０．５ ｐ
Ｆ’ （二それぞれ設定し、さらＣ二ＭＯ８ｊｌｅイン
バータ■２への入力とじては５ｖからｏｖに立下がる信
号を、入力アナログ１ｇ号とし？２．５Ｖなそれぞれ入
力している。
す従来の半導体スイッチ回路と、前記第８図に不すこの
発明に係る半導体スイッチ回路とにおける駆動信号φ、
１とキャパシタｃ３への入力信号ＣＩＮのｔＦｆ：、ｉ
形を示したものである。なおＩｖｉＯ８Ｆ’ＥＴ Ｑ２
のチャネル幅とチャネル長ノ比Ｗ／Ｌ ｐｓ １４／７
ｔ−、、Ｍ、０８ ） ７７ ｉ；’ ス９ Ｑｓの
Ｗ／Ｌは７／７ （：それぞれ設定し、第８図中のロー
パスフィルタ回路Ｆ、ｌｌ ＋ ｌ” Ｉｆ□は抵抗成
分Ｒと容量成分ＣとからなるＣＩもフィノシタＩ！２回
路であり、■もの値をｌＫΩ（二、Ｃの値を０．５ ｐ
Ｆ’ （二それぞれ設定し、さらＣ二ＭＯ８ｊｌｅイン
バータ■２への入力とじては５ｖからｏｖに立下がる信
号を、入力アナログ１ｇ号とし？２．５Ｖなそれぞれ入
力している。
第１２図（二不す従来回路の波形図では、駆動信号φの
立下り時におけるオーバーシュートが、Ｈ）ｍＶ、アン
ダーシュートが３３ｍＶ、駆動信号φの立上り時Ｃ二お
けるアンタルシュートが１０ｍＶ 、オーバーシュート
が２０ｍＶであ（ハキャパシタＣ８への入力信号ＣＩＮ
に現われるオフセット電圧は７ｍＶ にもなる。
立下り時におけるオーバーシュートが、Ｈ）ｍＶ、アン
ダーシュートが３３ｍＶ、駆動信号φの立上り時Ｃ二お
けるアンタルシュートが１０ｍＶ 、オーバーシュート
が２０ｍＶであ（ハキャパシタＣ８への入力信号ＣＩＮ
に現われるオフセット電圧は７ｍＶ にもなる。
これに対して第１３図（二示すこの発明（−係る回路の
波形図では、駆動信号φの立下り時におけるオーバーシ
ュートが１７ｍＶ、アンダーシュートが１２ｎｌ■、＃
ＡＡ！ＩＩＩ］信号φの立上り時（＝おけるアンダーシ
ュートが７ｍＶ、オーバーシュートが６ｍＶ とそれぞ
れ従来よりも小さな値となり、この結果、キャバνりＣ
３への入力信号ＣＩＮに現われるオフセット電圧は２ｍ
Ｖとなり、従来の７ｍＶ＋二対して大幅（二改善されて
いる。なお、このオフセットの改善は、＠１］ｇ己■、
■、◎の問題点の１也にスイッチ動作するＩＶ１０８
ＦＥＴ のゲート−ナヤイ＼ル間（二発生する非線形な
奇生キャパシタによる影響も緩和された結果と考えられ
る。
波形図では、駆動信号φの立下り時におけるオーバーシ
ュートが１７ｍＶ、アンダーシュートが１２ｎｌ■、＃
ＡＡ！ＩＩＩ］信号φの立上り時（＝おけるアンダーシ
ュートが７ｍＶ、オーバーシュートが６ｍＶ とそれぞ
れ従来よりも小さな値となり、この結果、キャバνりＣ
３への入力信号ＣＩＮに現われるオフセット電圧は２ｍ
Ｖとなり、従来の７ｍＶ＋二対して大幅（二改善されて
いる。なお、このオフセットの改善は、＠１］ｇ己■、
■、◎の問題点の１也にスイッチ動作するＩＶ１０８
ＦＥＴ のゲート−ナヤイ＼ル間（二発生する非線形な
奇生キャパシタによる影響も緩和された結果と考えられ
る。
また本発明のさらＣ二進んだ応用設則例とし王上記フィ
ルタ回路”’Ｉｌｌ ＋ Ｆ’＋２のフィルタ特性を互
いに異ならせ、駆動信号φおよびφの立上りおよび立下
り成形を適当に制御すること（二よって、上記ｒｖｒｏ
ＳＦｈｉ’ｒ のゲート・チャネル間（二兄生する非
線形な奇生キャパシタ（二よるフィードスルー誤差をさ
らＣ二大幅に改善、することも可能である。
ルタ回路”’Ｉｌｌ ＋ Ｆ’＋２のフィルタ特性を互
いに異ならせ、駆動信号φおよびφの立上りおよび立下
り成形を適当に制御すること（二よって、上記ｒｖｒｏ
ＳＦｈｉ’ｒ のゲート・チャネル間（二兄生する非
線形な奇生キャパシタ（二よるフィードスルー誤差をさ
らＣ二大幅に改善、することも可能である。
なお、この発明は上記実施例（二限定されるものではな
く、たとえば上記実施例ではスイッチ用のＭＯＳＦＥＴ
のゲート（二組側信号を与える手段かＭＯＢ形インバー
タあるいはｃ−Ｍｏｓインバータである場合ｇ二ついて
説明したが、これはＭＯＳ ＦＥＴからなるＮＡｌ’Ｊ
Ｄ、ＮＵＩｔ等のゲート回路でもよく、単一チャネルの
ＭＯＳ ＦＥＴ 構成でも（、ニーＭＯＳ構成でもよい
。
く、たとえば上記実施例ではスイッチ用のＭＯＳＦＥＴ
のゲート（二組側信号を与える手段かＭＯＢ形インバー
タあるいはｃ−Ｍｏｓインバータである場合ｇ二ついて
説明したが、これはＭＯＳ ＦＥＴからなるＮＡｌ’Ｊ
Ｄ、ＮＵＩｔ等のゲート回路でもよく、単一チャネルの
ＭＯＳ ＦＥＴ 構成でも（、ニーＭＯＳ構成でもよい
。
このよう（＝この発明（＝係る千尋体スイッチＮ路で目
、スイッチ動作するスイッチ用１ｖｉＯ５ＰＥＴのゲー
トと、ＭＯＳ ＦｈｉＴ からなり上記スイッチ用ＭＯ
８ＦＥＴ のゲートに与えるための＊ｍ信号を発生す
る駆動信号発生手段との間（−ローパスフィルタを挿入
すること（＝よって、スイッチ用ＭＯ８ＦＥＴ のゲー
ト入力信号にお（するアンターシュートおよびオーバー
シュートを緩和するようにしたので、オフセット電圧を
極めて小さくすることができる。
、スイッチ動作するスイッチ用１ｖｉＯ５ＰＥＴのゲー
トと、ＭＯＳ ＦｈｉＴ からなり上記スイッチ用ＭＯ
８ＦＥＴ のゲートに与えるための＊ｍ信号を発生す
る駆動信号発生手段との間（−ローパスフィルタを挿入
すること（＝よって、スイッチ用ＭＯ８ＦＥＴ のゲー
ト入力信号にお（するアンターシュートおよびオーバー
シュートを緩和するようにしたので、オフセット電圧を
極めて小さくすることができる。
第１図はＭＯ８形スイッチの等仙１１ｊ＝！１路図、第
２図および第３図はそれぞれ従来の半導体スイッチ回路
の構成図、第４図ないし第９図はそれぞれこの発明の一
実施例の構成図、第１０図（ａ）。 （ｂ）は上記各実施例回路（一般けられるローパスフィ
ルタ回路の等ｉ１．ｌ１１回路図、第１１図（ａ） 、
（ｂ） 、 （Ｃ）は同ローパスフィルタ回路を具体
的Ｃ：ボす断聞図、第１２図および第１３図はそれぞれ
この発明を続開するための波形図である。 Ｑ、〜Ｑｙ ＋ Ｑｌｌ ｑ Ｑ２＋ −Ｑ２３ ＊
Ｑｓ＋ ＋ Ｑ３２ ＋ Ｑ Ｉ）＋〜ＱＩ）６１（ｉ
、−Ｑｎ、・−・ＭＯＳ ｌｉ″Ｅ Ｔ ｓ ｃ、−ｃ
３Ｉ ＣＩＩ Ｉ Ｃ２１１Ｃ，ｌｔ ’０４＋１−０
４１０ ”’キャパシタ、ＣＧＤ 、 ＣＧｓ 、 Ｃ
Ｇｓ 。 Ｃ′ＧＤ・・・奇生キャパシタ、’４− ’４ ＊ ｌ
ｕ ＊ ’ｌ’２ｏ’−■２３ ＊ １３１ ＋ １３
２ ＋ ’４＋・・・１Ｖ１０８形インバータ、Ｉｔ”
ｌ ｌ ＋Ｆ２１＋に’２゜＋ １！’２． Ｉ ｆ”
３１ ＋ Ｆ３２ ＋ Ｆ４１ ＋ Ｆ５１ ＋ ｋ’
５２ ＋ Ｆ、、 ＩＦ６２・・・ローパスフィルタ回
路、 １）・・・半導体基体、１２．１４・・・拡散焦
域、１３・・導電体層、１５・・・ゲート電極。 出願人代理人 升埋士 鈴 江 武 彦第１図
第２図 第３．図
２図および第３図はそれぞれ従来の半導体スイッチ回路
の構成図、第４図ないし第９図はそれぞれこの発明の一
実施例の構成図、第１０図（ａ）。 （ｂ）は上記各実施例回路（一般けられるローパスフィ
ルタ回路の等ｉ１．ｌ１１回路図、第１１図（ａ） 、
（ｂ） 、 （Ｃ）は同ローパスフィルタ回路を具体
的Ｃ：ボす断聞図、第１２図および第１３図はそれぞれ
この発明を続開するための波形図である。 Ｑ、〜Ｑｙ ＋ Ｑｌｌ ｑ Ｑ２＋ −Ｑ２３ ＊
Ｑｓ＋ ＋ Ｑ３２ ＋ Ｑ Ｉ）＋〜ＱＩ）６１（ｉ
、−Ｑｎ、・−・ＭＯＳ ｌｉ″Ｅ Ｔ ｓ ｃ、−ｃ
３Ｉ ＣＩＩ Ｉ Ｃ２１１Ｃ，ｌｔ ’０４＋１−０
４１０ ”’キャパシタ、ＣＧＤ 、 ＣＧｓ 、 Ｃ
Ｇｓ 。 Ｃ′ＧＤ・・・奇生キャパシタ、’４− ’４ ＊ ｌ
ｕ ＊ ’ｌ’２ｏ’−■２３ ＊ １３１ ＋ １３
２ ＋ ’４＋・・・１Ｖ１０８形インバータ、Ｉｔ”
ｌ ｌ ＋Ｆ２１＋に’２゜＋ １！’２． Ｉ ｆ”
３１ ＋ Ｆ３２ ＋ Ｆ４１ ＋ Ｆ５１ ＋ ｋ’
５２ ＋ Ｆ、、 ＩＦ６２・・・ローパスフィルタ回
路、 １）・・・半導体基体、１２．１４・・・拡散焦
域、１３・・導電体層、１５・・・ゲート電極。 出願人代理人 升埋士 鈴 江 武 彦第１図
第２図 第３．図
Claims (7)
- （１） ソース、ドレインを信号入力端および信号出
力端としスイッチ動作するスイッチ用ＭＯ８ＦＥＴと、
ＭＯＳＦＥＴからなり上記スイッチ用ＭＯ８ＦＥＴのゲ
ート（１与えるための駆動信号を発生する＃Ａ鋤倍信号
発生手段、上記スイッチ用ＭＯ８ＦＥＴのゲートと上記
駆動信号発生手段との間（二挿入されるローパスフィル
タ回路とを具備したことを特徴とする半導体スイッチ回
路。 - （２） ソース、ドレインを信号入力端および信号出
力端としスイッチ動作するスイッチ用ＭＯ８ＦＥＴと、
このスイッチ用ＭＯ８ＰＥＴ の信号出力端にソース
およびドレインが接続された補償用ＭＯ８Ｆ’Ｅ’ｌ”
と、ＭＯ８Ｆ’ＪＴからなり上記スイッチ用ＭＯ８ＦＥ
Ｔのゲート（１与えるための駆動信号を発生ずる第１の
駆動信号発生手段く、ＭＯＳ ＦＩ４’ｌ’からなり上
記補償用ＭＯ８Ｆ１３’Ｉ’のゲート（１与えられこの
補償用ＭＯ８ｆｉ”ＥＴを上記スイッチ用ＭＯ８ＦＥＴ
のスイッチ動作（二対して逆のスイッチ動作をさせるた
めの駆動信号を発生する第２の駆動信号発生手段と、上
記スイッチ用ＭＯ８ｆ”Ｅ’ｌ’および補償用ＭＯ８Ｆ
Ｅ’ｌ’のゲートと上記第１１第２の駆動信号発生手段
との間Ｃ二それぞれ（申入されるローパスフィルり回路
とを具備したことを特徴とする半導体スイッチ回路〇 - （３）前記ローパスフィルタ回路か抵抗成分と容量成分
とからなるＣＲ，フィルタ回路である特許請求の範囲第
１項または第２項に記載の半導体スイッチ回路。 - （４）前記容量成分が寄生各音である特許請求の範囲第
３項に記載の半導体スイッチ回路。 - （５）前記スイッチ用ＭＯ８ＦＥＴがアナログ電圧をス
イッチ制御する特許請求の範囲第１項（二記載の半導体
スイッチ回路。 - （６）前記ローパスフィルタ回路が半導体基体上（−抵
抗素子を形成すること（二より構成される特許請求の範
囲第１項Ｃ二記載の半導体スイッチ回路。 - （７）前記ローパスフィルタ回路が半嘴体暴体上に抵抗
素子を形成すること（二より構成される特許請求の範囲
第２項に記載の半導体スイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173788A JPS5875922A (ja) | 1981-10-30 | 1981-10-30 | 半導体スイツチ回路 |
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| JP56173788A JPS5875922A (ja) | 1981-10-30 | 1981-10-30 | 半導体スイツチ回路 |
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Family
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1985
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Also Published As
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