JPS587722Y2 - パルスハツセイソウチ - Google Patents

Description

【考案の詳細な説明】 この考案は所定のパルス幅および振幅のパルスをつくる
パルス発生装置に関する。

パルス信号を所定の時間幅および振幅で得るためには、
通常パルスドライバが使用される。

パルスドライバは、論理１，０の信号を設定された２つ
の高・低電圧レベルのアナログ値に変換するものであり
、パルス幅を決める論理１，０はパルスドライバの前段
に設けられたディジタル回路において所定のタイミング
で発生される。

こうしたパルス発生装置は、たとえばＩＣテスタと称さ
れる集積回路機能試験装置において多数使用されている
。

ＩＣテスタが高速機能試験を行ないうるためには、現在
Ｉｎｓ以下の設定時間分解能を必要としており、パルス
幅を決める前記パルスドライバの精度の向上が要求され
る。

第１図はパルスドライバ１の入出力関係を示す図で゛、
同図ａにおいて端子Ｈ，Ｌはそれぞれ出力パルス波形の
振幅を決めるアナログ制御端子である。

同図すは入力パルス波形ＩＮに対する出力パルス波形Ｏ
ＵＴの時間関係を示しており、ＴｐｄＨは立上り時刻の
伝達遅延時間、ＴｐｄＬは立下り時刻の伝達遅延時間で
ある。

ここで問題となるのは入力パルス波形での論理１，０に
対する遅延時間’ｒｐｄＨ。

ＴｐｄＬが通常のパルスドライバでは数ｎｓ単位で差を
もつことである。

このＴｐｄＨ２：ＴｐｄＬの差は、テ゛イジタル的に設
定された入力パルス波形のパルス幅Ｔをそのまま出力側
に伝達せずに、出力パルス波形での遅延誤差ｔＥ（二Ｔ
ｐｄＬＴｐｄｌＩ）によってそのパルス幅をＴ＋ｔＥと
してしまう。

上記遅延誤差ｔＥは、アナログ的にパルス振幅を設定す
るパルスドライバで、ｉｎｓ以下におさえることは技術
的に困難であり、またパルスドライバの価格を低くして
かつ誤差ｔＥを小さくすることができない。

したがって、数十台以上のパルスドライバを必要とする
ＩＣテスタは、安価に高精度なものをつくることができ
なかった。

この考案は上記の点に鑑みてなされたもので、パルスド
ライバでの誤差をパルス幅設定をするディジタル部にお
いて補償することにより時間設定精度を容易に向上しう
る安価なパルス発生装置を提供することを目的としてい
る。

以下この考案の一実施例について説明する。

第２図はＩＣテスタなどを構成する一台のパルス発生回
路のブロック図である。

立上り設定回路２と立下り設定回路３は、例えばプログ
ラム的に設定されたパルス幅Ｔをパルスドライバ１に供
給するために立上り時刻、立下り時刻を決める論理回路
である。

これら立上り設定回路２と立下り設定回路３には、それ
ぞれ遅延補償回路４，５が接続される。

これら遅延補償回路４，５は、ｎＳのオーダーで設定時
間をシフトするためにたとえば゛テ゛イレイラインが用
いられ、上記立上り設定回路２、立下り設定回路３から
のパルスをシフトしている。

しかして上記遅延補償回路４，５の出力は、ノアゲート
６を介してＪＫフリップフロップ７のクロック端子に供
給され、その一方の出力端子たとえばＰ端子側に設けた
前記パルスドライバ１を駆動している。

上記ＪＫフリップフロップ７のプリセット端子にはナン
ド回路８を介して論理指定信号およびリセット信号が供
給され、クリア端子にも同様に両信号がナンド回路９と
インバータ１０を介して供給されている。

上記の様にパルスドライバ１、立上り設定回路２、立下
り設定回路３、遅延補償回路４，５および論理設定回路
部よりなるこの考案のパルス発生装置を、第３図、第４
図の動作波形図にしたがって説明する。

第３図は、正論理で出力パルスを得る場合である。

同図ａは、立上り設定回路２の短時間出力パルスを示し
、基準時刻ｔ。

から１１時間経過後に発生する。

同図すはさらにｔＥ時間経過後に遅延補償回路４から出
力されるパルス信号を示している。

一方、立下り設定回路３では、所望するパルス幅Ｔに対
応して基準時刻ｔ。

からｔ２（＝Ｔｔ＋）時間経過後に短時間パルスが出力
され（同図Ｃ）、遅延されることなくノアゲート６を介
して、ＪＫフリップフロップ７に供給される。

今、ＪＫフリップフロップ７が基準時刻ｔ。

にリセットされていると、遅延補償回路４の短時間出力
パルスによってセットされて出力端子Ｐからは第３図ｄ
に示すタイミングで論理１出力が得られ、それが１２時
間後に論理０に立下る。

第３図ｅは、上記出力端子Ｐのパルス信号を入力とする
パルスドライバ１の出力パルス波形である。

この出力パルス波形は、立上り時点でＴＩ）ｄｌ（の伝
達遅延時間を、立下り時点で’ｒｐａ、の伝達遅延時間
をもつので、第３図ｄの入力パルス波形に対して基準時
刻ｔ。

からかそえて（１，＋１Ｅ＋ＴｐｄＨ）時間後に立上り
、（ｔ２＋ＴｐｄＩ→時間後に立下ることになる。

したがって、出力パルス幅は（ｔ２＋Ｔｐｄｔ） （
ｔ １＋ ｔ Ｅ＋’ｒｐｄＨ）となり、遅延補償回路
４で補償した時間ｔＥがパルスドライバ１の遅延誤差（
ＴｐｄＬ−ＴｐｄＨ）に等しいとすれば、ｔ２−ｔｌと
なる。

第４図ａ−ｅは、負論理に設定されたＪＫフリップフロ
ップ７ によってｔ２−ｔｌの出力パルス波形を得る時の動作波
形図である。

このときは遅延補償回路５が立下り設定用のトリガをｔ
Ｅ遅延させており、正論理の場合とほぼ同様に動作する
ので詳しい説明は省略する。

このように構成され動作するパルス発生装置は、パルス
ドライバ１の遅延誤差がテ゛イジタル論理回路により立
上りおよび立下りの時刻設定を行なう段で補償されるの
で、パルスドライバ１自体の精度はそれ程問題とならず
、たとえばテ゛イレイライン等で構成される安価な遅延
補償回路４，５で確実にコントロールされ、正確に制御
された所定の出力パルス波形を得られる。

したがって、多数のパルス発生回路を必要とするＩＣテ
スタに応用すれば、ｎｓオーダでの精度をもつ多チャン
ネルの装置を安価に作製できる。

以上述べた様にこの考案によれば、パルスドライバを用
いた時のパルス幅コントロールの精度をテ゛イジタル回
路部で補償するようにしたので安価かつ容易に時間設定
精度の向上がはかれるパルス発生装置を提供できる。

【図面の簡単な説明】

第１図ａ，ｌ）はパルスドライバおよびその入出力波形
図、第２図はこの考案の一実施例を示す回路ブロック図
、第３図および第４図は同実施例の動作波形図である。 １・・・・・・パルスドライバ、２・・・・・・立上り
設定回路、３・・・・・・立下り設定回路、４，５・・
・・・・遅延補償回路、６・・・・・・ＪＫフリップフ
ロップ。

Claims (1)

1. 【実用新案登録請求の範囲】 立上り時刻にパルスを発生する手段と、立下り時刻にパ
   ルスを発生する手段と、上記両手段により発生されたパ
   ルスをそれぞれ任意の期間遅延する遅延手段と、上記遅
   延手段からの出力によってセットおよび゛リセットされ
   るフリップフロップ回路と、このフリップフロップ 駆動されるパルスドライバとを具備したことを特徴とす
   るパルス発生装置。