JPS5879336A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
- Publication number
- JPS5879336A JPS5879336A JP17802881A JP17802881A JPS5879336A JP S5879336 A JPS5879336 A JP S5879336A JP 17802881 A JP17802881 A JP 17802881A JP 17802881 A JP17802881 A JP 17802881A JP S5879336 A JPS5879336 A JP S5879336A
- Authority
- JP
- Japan
- Prior art keywords
- section
- transistor
- buffer section
- input
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、トーテムポール型のＴＴＬ回路を形成し得る
マスタースライスを用いて作られるオープンコレクタ型
ＴＴＬ回路に関する。
マスタースライスを用いて作られるオープンコレクタ型
ＴＴＬ回路に関する。
ＴＴＬ回路はナンド又はノア論理全行なう人力段トラン
ジスタと、位相分割用トランジスタと、出力段トランジ
スタからなシ、出力形式にはオープンコレクタ型とトー
テムポール型がある。半導体基板にベース、エミ、り拡
散などを済ませておき、電極配線以降の工程だけで製品
とすることができるマスタースライス方式は製品納期短
縮、コスト低減など有効であるが、主としてＳＳＩとし
て構成されるＴＴＬ回路の製作はこのマスタースライス
方式に依ることが多い。ところで出力形式がオープンコ
レクタ型のＴＴＬ回路のオンタイムＴＰＨＬは、出力段
のトランジスタのベースに供給される電流量に依存する
０例えば第１図の様に構成されるオープンコレクタ型の
ＴＴＬ回路では、入力ＩＮがＬ（ロー）からＨ（ハイ）
に切換わると、電源÷Ｖから抵抗Ｒ１に流れる電流量、
が位相分割トランジスタＱｓのベース電流となシ、該ト
ランジスタはオンする。トランジスタＱ、ｘがオンする
と電源＋ＶからトランジスタＱ１のコレクタ、エミッタ
間にも電流ｌ３が流れる。そして、これら電流ｉ１ｅ
１３がトランジスタＱ■のベース電流を供給して該トラ
ンジスタＱ２をオンにし、出力０ＵＴｉＨからＬ（オフ
からオン）へ切換える。尚、出力段のトランジスタＱ３
もこのときオンになるが、このトランジスタらの目的は
オフタイムＴＰＬＨ短縮用である。
ジスタと、位相分割用トランジスタと、出力段トランジ
スタからなシ、出力形式にはオープンコレクタ型とトー
テムポール型がある。半導体基板にベース、エミ、り拡
散などを済ませておき、電極配線以降の工程だけで製品
とすることができるマスタースライス方式は製品納期短
縮、コスト低減など有効であるが、主としてＳＳＩとし
て構成されるＴＴＬ回路の製作はこのマスタースライス
方式に依ることが多い。ところで出力形式がオープンコ
レクタ型のＴＴＬ回路のオンタイムＴＰＨＬは、出力段
のトランジスタのベースに供給される電流量に依存する
０例えば第１図の様に構成されるオープンコレクタ型の
ＴＴＬ回路では、入力ＩＮがＬ（ロー）からＨ（ハイ）
に切換わると、電源÷Ｖから抵抗Ｒ１に流れる電流量、
が位相分割トランジスタＱｓのベース電流となシ、該ト
ランジスタはオンする。トランジスタＱ、ｘがオンする
と電源＋ＶからトランジスタＱ１のコレクタ、エミッタ
間にも電流ｌ３が流れる。そして、これら電流ｉ１ｅ
１３がトランジスタＱ■のベース電流を供給して該トラ
ンジスタＱ２をオンにし、出力０ＵＴｉＨからＬ（オフ
からオン）へ切換える。尚、出力段のトランジスタＱ３
もこのときオンになるが、このトランジスタらの目的は
オフタイムＴＰＬＨ短縮用である。
上記動作において、オンタイムＴｐＭｔはトランジスタ
Ｑ冨がオフからオンへ切換わる速度によシ定まり、これ
は電流ｔｔ ｌ １ｍの総和のうちＱ！のベースに流入
する量に依存する。そして、（ｈのベース電流が大であ
ればＴＰＨＬは短縮される。トランジスタＱ１のコレク
タ側の容量ＣはこのＴＰＩＬ ｆ短縮する目的で設は比
容量である。この容量Ｃは図示のようにトランジスタＱ
！のコレクタとグランド（電源＋Ｖの負側端子）との間
に接続され、トランジスタＱ１がオフ従ってトランジス
ターがオフ、出力はＨの期間に電源＋Ｖまで充電され
そしてトランジスタＱｌがオ／すると放電してその放電
電流弓 圧よシトランジスタＱＩのコレクタ、エミッタ
間に流れる電流？ｈ＋ｉ二に急増させる。このためトラ
ンジスタＱ雪のペース電流が瞬間的に大となってＴｐｍ
Ｌが短縮される。しかも、この容量ＣはトランジスタＱ
ｌのコレクタ側に接続されて込るので、入力ＩＮがＨか
らＬへ切換りて電流１１がダイオードＤ（１側へ流れそ
゛の結果トランジスタＱｌがオフになるとトランジスタ
Ｑ２からは切シ離されるので、トランジスタＱ雪のベー
ス電流遮断従ってオフは単純にＱｔオフによって行なわ
れ、容量Ｃの付加によってオフタイムが長くなる恐れは
ない。なおＣｈオフは正確には、ペース電流が供給停止
されかつＱ！のベースに蓄積されてい比電荷が排出され
ることによシ行なわれ、この電荷排出をトランジスタＱ
ｓが行なう。
Ｑ冨がオフからオンへ切換わる速度によシ定まり、これ
は電流ｔｔ ｌ １ｍの総和のうちＱ！のベースに流入
する量に依存する。そして、（ｈのベース電流が大であ
ればＴＰＨＬは短縮される。トランジスタＱ１のコレク
タ側の容量ＣはこのＴＰＩＬ ｆ短縮する目的で設は比
容量である。この容量Ｃは図示のようにトランジスタＱ
！のコレクタとグランド（電源＋Ｖの負側端子）との間
に接続され、トランジスタＱ１がオフ従ってトランジス
ターがオフ、出力はＨの期間に電源＋Ｖまで充電され
そしてトランジスタＱｌがオ／すると放電してその放電
電流弓 圧よシトランジスタＱＩのコレクタ、エミッタ
間に流れる電流？ｈ＋ｉ二に急増させる。このためトラ
ンジスタＱ雪のペース電流が瞬間的に大となってＴｐｍ
Ｌが短縮される。しかも、この容量ＣはトランジスタＱ
ｌのコレクタ側に接続されて込るので、入力ＩＮがＨか
らＬへ切換りて電流１１がダイオードＤ（１側へ流れそ
゛の結果トランジスタＱｌがオフになるとトランジスタ
Ｑ２からは切シ離されるので、トランジスタＱ雪のベー
ス電流遮断従ってオフは単純にＱｔオフによって行なわ
れ、容量Ｃの付加によってオフタイムが長くなる恐れは
ない。なおＣｈオフは正確には、ペース電流が供給停止
されかつＱ！のベースに蓄積されてい比電荷が排出され
ることによシ行なわれ、この電荷排出をトランジスタＱ
ｓが行なう。
このトランジスタ偽とそのベース、コレクタ回路の抵抗
は簡単には単なる１個の抵抗に置き換えてもよいが、図
示のようなトランジスタ回路の方がＱ３がオンになる時
のベースバイパス電流を小にし、従ってオンタイムを小
にし、かつＱｓオフ時のベース亀荷排出従ってオフタイ
ムの減少に有効である。
は簡単には単なる１個の抵抗に置き換えてもよいが、図
示のようなトランジスタ回路の方がＱ３がオンになる時
のベースバイパス電流を小にし、従ってオンタイムを小
にし、かつＱｓオフ時のベース亀荷排出従ってオフタイ
ムの減少に有効である。
容量Ｃとしてはα１〜３９Ｆ程度のものを用いる。
この容１ｃとしては□誘電体を挾んで２つの電極を取付
けた通常のコンデンサ、あるいは１導電型の半導体基板
へ不純物拡散して反対導電型の拡散層全形成してなる接
合容量を用いて屯よいが、か＼る容量では特別に作るの
で集積度を低下させ、あるいは予め用意したのでなけれ
ばマスタースライス方式では容量形成対象物を見出せな
いこともある。
けた通常のコンデンサ、あるいは１導電型の半導体基板
へ不純物拡散して反対導電型の拡散層全形成してなる接
合容量を用いて屯よいが、か＼る容量では特別に作るの
で集積度を低下させ、あるいは予め用意したのでなけれ
ばマスタースライス方式では容量形成対象物を見出せな
いこともある。
本発明は、上述したオンタイム短縮用の容量をトーテム
ポール型ＴＴＬ論理回路用のオフバッファ部を利用して
形成しようとするもので、その特徴とするところは、ト
ーテムポール型のＴＴＬ回路の構成に必要な入力部、位
相分割トランジスタ、オフバッファ部、ｉよび出力部を
備えるマスタースライスを用いて作られるオープンコレ
クタ型のＴＴＬ回路において、該オフバッファ部と出力
部との間の配線を省略し、そして該位相分割トランジス
タのコレクタ側と該オフバッファ部との配線は施して該
オフバッファ部を該位相分割トランジスタのコレクタに
接続されるオンタイム短縮用の容量として用いてなる点
にある。以下、図示の実施例を参照しながらこれｔ−詳
細に説明する。
ポール型ＴＴＬ論理回路用のオフバッファ部を利用して
形成しようとするもので、その特徴とするところは、ト
ーテムポール型のＴＴＬ回路の構成に必要な入力部、位
相分割トランジスタ、オフバッファ部、ｉよび出力部を
備えるマスタースライスを用いて作られるオープンコレ
クタ型のＴＴＬ回路において、該オフバッファ部と出力
部との間の配線を省略し、そして該位相分割トランジス
タのコレクタ側と該オフバッファ部との配線は施して該
オフバッファ部を該位相分割トランジスタのコレクタに
接続されるオンタイム短縮用の容量として用いてなる点
にある。以下、図示の実施例を参照しながらこれｔ−詳
細に説明する。
第２図は本発明の一実施例を示す等両回略図で、１は入
力部、２は出力部、３けオフバッファ部、４は位相分割
部である。本例の入力部１はダイオードＤ＠１個だけを
有するが、このダイオードは入力数に応じて複数個設け
られること本あり、また１個のマルチエミッタトランジ
スタで代用されることもある。出力部２は第１図と同様
にトランジスタＱｍ 、 Ｑｓと抵抗Ｒ１ｅ Ｒ１から
なる。オフバッファ部３はダーリントン接続され友トラ
ンジスタＱ４゜Ｑｌと、トランジスタＱ・のベース電荷
を引抜きそのオフタイムを短縮するダイオード）と、出
力端ＯＵＴ側に接続される負荷容量の電荷を引抜く、Ｑ
！のオンタイム短縮用のダイオード八と、トランジスタ
Ｑ＆のベース、エミ、り関に接続された抵抗Ｒａ （こ
れも電荷排出用）とからなる。
力部、２は出力部、３けオフバッファ部、４は位相分割
部である。本例の入力部１はダイオードＤ＠１個だけを
有するが、このダイオードは入力数に応じて複数個設け
られること本あり、また１個のマルチエミッタトランジ
スタで代用されることもある。出力部２は第１図と同様
にトランジスタＱｍ 、 Ｑｓと抵抗Ｒ１ｅ Ｒ１から
なる。オフバッファ部３はダーリントン接続され友トラ
ンジスタＱ４゜Ｑｌと、トランジスタＱ・のベース電荷
を引抜きそのオフタイムを短縮するダイオード）と、出
力端ＯＵＴ側に接続される負荷容量の電荷を引抜く、Ｑ
！のオンタイム短縮用のダイオード八と、トランジスタ
Ｑ＆のベース、エミ、り関に接続された抵抗Ｒａ （こ
れも電荷排出用）とからなる。
図示の回路素子は全てマスタースライス方式で予め半導
体基板に形成されておシ、そして製造要求のＴＴＬ回路
がトーテムポール型であれば図示の様に各素子間をアル
＜ニウム配線等で接続する。
体基板に形成されておシ、そして製造要求のＴＴＬ回路
がトーテムポール型であれば図示の様に各素子間をアル
＜ニウム配線等で接続する。
これに対しオープンコレクタ型のＴＴＬＩ！ｌ１ｍｊ！
回路が要求されると、従来はＮ１〜Ｎ４０４点を切断し
てオ７パックア部３を不使用の状態にしているが、本発
明ではこのうちオ７バ、ファ部３と出力部２との間の配
線を省略して（切断して） Ｎｓ点を不連続とするが、
Ｎ２〜８４点は接続したままにしておく。
回路が要求されると、従来はＮ１〜Ｎ４０４点を切断し
てオ７パックア部３を不使用の状態にしているが、本発
明ではこのうちオ７バ、ファ部３と出力部２との間の配
線を省略して（切断して） Ｎｓ点を不連続とするが、
Ｎ２〜８４点は接続したままにしておく。
このようにするとオフバッファ部５全体が第１図の容量
Ｃとして位相分割トランジスタＱ！のコレクタに接続さ
れるので、オンタイムの短かいオープンコレクタ型ＴＴ
Ｌ論理回路を構成するに当り、別途に容量Ｃに相当する
素子を設ける必要がない。
Ｃとして位相分割トランジスタＱ！のコレクタに接続さ
れるので、オンタイムの短かいオープンコレクタ型ＴＴ
Ｌ論理回路を構成するに当り、別途に容量Ｃに相当する
素子を設ける必要がない。
尚、オフバッファ部３等の回路構成は図示の例に限定さ
れるものでなく、要はトーテムポール型のＴＴＬ論理回
路でオ７バ、ファ部となる部分が、オープンコレクタ型
のＴＴＬ論理回路でオンタイム短縮用の容量となシ、且
つ位相分割トランジスタのコレクタ側に接続されればよ
い。なお周知のようにトーテムポール型のＴＴＬ回路も
論理はオープンコレクタ型と同じであって、入力ＩＮが
ＨならＱ１オン、（ｈ −Ｑｓオン、Ｇｈ ｅ Ｑｓオ
フ、出力ＯＵＴはＬ１人力ＩＮがＬならＱ１オフ、Ｑｘ
−Ｑｓオフ、ＱａｅＱｓオン、出力ＯＵＴはＨである
。
れるものでなく、要はトーテムポール型のＴＴＬ論理回
路でオ７バ、ファ部となる部分が、オープンコレクタ型
のＴＴＬ論理回路でオンタイム短縮用の容量となシ、且
つ位相分割トランジスタのコレクタ側に接続されればよ
い。なお周知のようにトーテムポール型のＴＴＬ回路も
論理はオープンコレクタ型と同じであって、入力ＩＮが
ＨならＱ１オン、（ｈ −Ｑｓオン、Ｇｈ ｅ Ｑｓオ
フ、出力ＯＵＴはＬ１人力ＩＮがＬならＱ１オフ、Ｑｘ
−Ｑｓオフ、ＱａｅＱｓオン、出力ＯＵＴはＨである
。
以上述べたように本発明によれば、オンタイムの短かい
オープンコレクタ型のＴＴＬ論理回路を簡単に製作でき
る利点がある。
オープンコレクタ型のＴＴＬ論理回路を簡単に製作でき
る利点がある。
第１図はオンタイム短縮用スタ規なオープンコレクタ型
ＴＴＬ論理回路の説明図、第２図は本発明の一実施例を
示す回路図である。 図中、ｉＦｉ入力部、２は出力部、３＃−ｉオフバフフ
ッ部、ＱＩＦｉ位相分割トランジスタ、Ｃはオンタイム
短縮用の容量、Ｎｌは切断点である。 出願人 富士通株式会社
ＴＴＬ論理回路の説明図、第２図は本発明の一実施例を
示す回路図である。 図中、ｉＦｉ入力部、２は出力部、３＃−ｉオフバフフ
ッ部、ＱＩＦｉ位相分割トランジスタ、Ｃはオンタイム
短縮用の容量、Ｎｌは切断点である。 出願人 富士通株式会社
Claims (1)
- トーテムポール型のＴＴＬ回路の構成に必要な入力部、
位相分割トランジスタ、オフバッファ部、および出力部
を備えるマスタースライスを用いて作られるオープンコ
レクタ型のＴＴＬ回路において、該オフバッフ７部と出
力部との間の配線を省略し、そして該位相分割トランジ
スタのコレクタ側と該オフバッフ７部との配線は施して
該オフバッファ部を該位相分割トランジスタのコレクタ
に接続されるオンタイム短縮用の容量として用いてなる
ことを特徴とするオープンコレクタ型のＴＴＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17802881A JPS5879336A (ja) | 1981-11-06 | 1981-11-06 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17802881A JPS5879336A (ja) | 1981-11-06 | 1981-11-06 | Ｔｔｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5879336A true JPS5879336A (ja) | 1983-05-13 |
Family
ID=16041318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17802881A Pending JPS5879336A (ja) | 1981-11-06 | 1981-11-06 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139724A (ja) * | 1984-07-19 | 1986-02-25 | タンデム コンピユーターズ インコーポレーテツド | 低駆動電流を用いた３状態ゲートアレイ用ドライバ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036952A (ja) * | 1973-08-08 | 1975-04-07 | ||
| JPS5696531A (en) * | 1979-12-27 | 1981-08-04 | Fujitsu Ltd | Ttl circuit of open collector |
-
1981
- 1981-11-06 JP JP17802881A patent/JPS5879336A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036952A (ja) * | 1973-08-08 | 1975-04-07 | ||
| JPS5696531A (en) * | 1979-12-27 | 1981-08-04 | Fujitsu Ltd | Ttl circuit of open collector |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139724A (ja) * | 1984-07-19 | 1986-02-25 | タンデム コンピユーターズ インコーポレーテツド | 低駆動電流を用いた３状態ゲートアレイ用ドライバ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4132059A (en) | Stacked logic design for I2 L watch | |
| US4701642A (en) | BICMOS binary logic circuits | |
| US3482111A (en) | High speed logical circuit | |
| US4109162A (en) | Multi-stage integrated injection logic circuit with current mirror | |
| US4289978A (en) | Complementary transistor inverting emitter follower circuit | |
| JP2822781B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| US4306159A (en) | Bipolar inverter and NAND logic circuit with extremely low DC standby power | |
| JPH02275674A (ja) | 集積可能なアクティブダイオード | |
| EP0100160A2 (en) | Semiconductor memory devices with word line discharging circuits | |
| US4585962A (en) | Semiconductor switching device utilizing bipolar and MOS elements | |
| USRE29962E (en) | Collector-up semiconductor circuit structure for binary logic | |
| EP0011961B1 (en) | Three-state output circuit | |
| EP0069853A2 (en) | A TTL logic gate | |
| US4137465A (en) | Multi-stage integrated injection logic circuit | |
| US4075508A (en) | I2 L injector current source | |
| CA1111513A (en) | Integrated transistor logic circuit | |
| US4032796A (en) | Logic dot-and gate circuits | |
| US4398205A (en) | Gate turn-off device with high turn-off gain | |
| US3610949A (en) | Circuit for performing logic functions | |
| JPS629743Y2 (ja) | ||
| EP0130339B1 (en) | High speed low power logic circuit | |
| JP3008469B2 (ja) | 半導体集積回路 | |
| SU1166296A1 (ru) | Логический элемент | |
| JPS5833707Y2 (ja) | トランジスタ回路装置 | |
| GB1110067A (en) | Logic circuits |