JPS587978A - 基準信号形成回路 - Google Patents
基準信号形成回路Info
- Publication number
- JPS587978A JPS587978A JP56106125A JP10612581A JPS587978A JP S587978 A JPS587978 A JP S587978A JP 56106125 A JP56106125 A JP 56106125A JP 10612581 A JP10612581 A JP 10612581A JP S587978 A JPS587978 A JP S587978A
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- JP
- Japan
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- signal
- phase
- circuit
- frequency
- burst
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＴＢＣ（ＴＩＭＥ ＢＡＳＥ Ｃ０ＲＥ、Ｅ
ＣＴ０Ｒ）の基準同期信号発生器などに使用して好適な
基準信号形成回路に関する。
ＣＴ０Ｒ）の基準同期信号発生器などに使用して好適な
基準信号形成回路に関する。
第１図はこのＴＢＣの概略的な系統図であって。
端子（１）に供給された時間軸の変動した人力信号（ビ
デオ信号など。以下ビデオ信号について説明する。）
ＳｔはＡ−Ｄ変換器（２）にてデジタル信号に変換され
ると共に、これがメモリー（３）に醗込まれる。このと
き入力信号８１の時間軸に基づくシーケンスコントロー
ル回路（４）の出力でその着き込みが制御される。
デオ信号など。以下ビデオ信号について説明する。）
ＳｔはＡ−Ｄ変換器（２）にてデジタル信号に変換され
ると共に、これがメモリー（３）に醗込まれる。このと
き入力信号８１の時間軸に基づくシーケンスコントロー
ル回路（４）の出力でその着き込みが制御される。
端子（４）には時間軸の基準となるべき例えば放送局側
の基準ビデオ信号ＲｇＦ−Ｖが供給され、これに基づき
基準同期信号発生器（５）が駆動されて時間軸補正に必
要な各種の同Ｍ備号や制御信号が形成され、その一部は
シーケンスコントロール回路Ｌ４Ｊにその制御信号とし
て供給される結果、メモリー（３膜≧らのデータの読出
しは、この時間軸の一定な出力に基づいて行なわれる。
の基準ビデオ信号ＲｇＦ−Ｖが供給され、これに基づき
基準同期信号発生器（５）が駆動されて時間軸補正に必
要な各種の同Ｍ備号や制御信号が形成され、その一部は
シーケンスコントロール回路Ｌ４Ｊにその制御信号とし
て供給される結果、メモリー（３膜≧らのデータの読出
しは、この時間軸の一定な出力に基づいて行なわれる。
読出し後のデジタル−Ｉ！ｉ号はＤ−Ａ変換器（６）で
アナログ信号に変換され、このアナログビデオ信号は基
準同期信号発生器（５Ｊから出力された複合同期４６号
。
アナログ信号に変換され、このアナログビデオ信号は基
準同期信号発生器（５Ｊから出力された複合同期４６号
。
バースト信号等と共にプロセス回路（刀に供給されて所
定のプロセス処理が施こされることによって。
定のプロセス処理が施こされることによって。
端子（８）には時間軸の補正されたビデオ信号Ｓｏが出
力される。
力される。
さて、このＴＢＣｔｌｏｌにおいて使用される基準同期
信号発生器（５１では、上述しＴ二ようにシーケンスコ
ントロール回路（４）に加える複数の制御信号（基準水
平同期信号等）を得る回路のほかに、プロセス回路（７
）に加えるべき同期信号等の基となるサブキャリヤ周波
数３．５８ ＭＨｚの基準信号の形成回路も含１れてい
る。
信号発生器（５１では、上述しＴ二ようにシーケンスコ
ントロール回路（４）に加える複数の制御信号（基準水
平同期信号等）を得る回路のほかに、プロセス回路（７
）に加えるべき同期信号等の基となるサブキャリヤ周波
数３．５８ ＭＨｚの基準信号の形成回路も含１れてい
る。
この基準信号形成回路剛は第２図に示すようなＰＬＬ構
成のものが一般に使用される。図において。
成のものが一般に使用される。図において。
ＶＣＯ１２］１の発振周波数は４ｆｓｃ （ｆｓｃはサ
ブキャリヤ周波数）に選定され、これがカウンター（２
４で１／４にカウントダウンされて、端子熱に周波数が
ｆｓｃの基準信号ＳＲ（連続波）が出力される。カウン
ター囚の出力はさらに位相シフト回路ｃ！４）で所定量
だけ位相シフトされると共に１位相シフトされたこのカ
ウンタ出力８Ｄは掛算器等で構成された位相比較器Ｉ２
５）に供給される。
ブキャリヤ周波数）に選定され、これがカウンター（２
４で１／４にカウントダウンされて、端子熱に周波数が
ｆｓｃの基準信号ＳＲ（連続波）が出力される。カウン
ター囚の出力はさらに位相シフト回路ｃ！４）で所定量
だけ位相シフトされると共に１位相シフトされたこのカ
ウンタ出力８Ｄは掛算器等で構成された位相比較器Ｉ２
５）に供給される。
そして、端子（４）に供給された基準とデオ侶号几ＥＦ
−■はバースト分離回路（２Ｑにおいて・く−スト信号
８Ｂが分離され、これが上述の位相比較器間に供給され
て１両者の位相が比較され、その位相比較出力がローパ
スフィルター（（資）を介してＶＣＯ（２υにその制御
電圧として供給される。
−■はバースト分離回路（２Ｑにおいて・く−スト信号
８Ｂが分離され、これが上述の位相比較器間に供給され
て１両者の位相が比較され、その位相比較出力がローパ
スフィルター（（資）を介してＶＣＯ（２υにその制御
電圧として供給される。
このよ５なＰＬＬ（３０）によって、基準ビデオ信号Ｒ
ＥＦ−ＶＶ（周波数ロックされ、かつ位相シフト回路（
至）で７フトされた桜井目量をもつ基準信号ＳＲが端子
□□□に出力されることになる。
ＥＦ−ＶＶ（周波数ロックされ、かつ位相シフト回路（
至）で７フトされた桜井目量をもつ基準信号ＳＲが端子
□□□に出力されることになる。
位相ンフト回路ｃ２復は希望する色相を舟たいときなど
の場合に使用されるものであって、端子（２４ａ）に供
給さｒる制御信号によってその移相量が制御さ才する。
の場合に使用されるものであって、端子（２４ａ）に供
給さｒる制御信号によってその移相量が制御さ才する。
丁なわち、このＭ相シフト回路□□□をモノマルチバイ
ブレータで構成すると＾には、このマルチバイブレータ
の供給電圧が上述の制（ｌ１１１信号によって変更され
て１例えば第３図のように位相シフトされる。
ブレータで構成すると＾には、このマルチバイブレータ
の供給電圧が上述の制（ｌ１１１信号によって変更され
て１例えば第３図のように位相シフトされる。
ところで、上述のよ５Ｖｃ位相ソフト回路（２）をモノ
マルチバイブレータで構成すると藤には、第３図の原理
的説明からも明らかなように、基準信号ｓＢの各サイク
ルの立上り又は立下りを基準にしてこのモノマルチバイ
ブレータがトリガーされるために、少くとも１個のモノ
マルチバイブレータを使用したのでは基準信号ＳＲを３
６０°あるいはそれ以上移相させることはできない。３
６０°以上１位相シフトさせるためには当然のことなが
ら２個以上のモノマルチバイブレータを使用する必要す
るがある。
マルチバイブレータで構成すると藤には、第３図の原理
的説明からも明らかなように、基準信号ｓＢの各サイク
ルの立上り又は立下りを基準にしてこのモノマルチバイ
ブレータがトリガーされるために、少くとも１個のモノ
マルチバイブレータを使用したのでは基準信号ＳＲを３
６０°あるいはそれ以上移相させることはできない。３
６０°以上１位相シフトさせるためには当然のことなが
ら２個以上のモノマルチバイブレータを使用する必要す
るがある。
そして１位相シフト後のカウンター出力ＳＤもチューｆ
−５０％のパルスとした方がバースト信号ＳＢと位相比
較する土で好ましいから、寅際にはこのようなパルス波
形となるように、さらに波形整形用のモノマルチバイブ
レータが使用されている。
−５０％のパルスとした方がバースト信号ＳＢと位相比
較する土で好ましいから、寅際にはこのようなパルス波
形となるように、さらに波形整形用のモノマルチバイブ
レータが使用されている。
このように、従来の基準信号形成回路（２（Ｊでは３６
０°近傍あるいはそれ以上の位相ンフトを基準信号ＳＲ
に付与するには１位相シフト回路ｃ！４１が複雑化する
欠点がある。
０°近傍あるいはそれ以上の位相ンフトを基準信号ＳＲ
に付与するには１位相シフト回路ｃ！４１が複雑化する
欠点がある。
そこで、この発明では簡単に３６０°以上の位相シフト
を付与できる基準信号形成回路を提案するものである。
を付与できる基準信号形成回路を提案するものである。
絖い又・この発明の一例を上述したＴＢＣの基準同期信
号発生器に適用した場合につき、第４図以下を診照して
説明する。
号発生器に適用した場合につき、第４図以下を診照して
説明する。
端子（４）に供給された基準ビデオ信号ＲＥＦ−Ｖは同
期分離回路（３２）に供給されてこれより水平同期ノく
ルスＰＨ（図示せず）が分離され、この水平同期パルス
ｐＨはゲートパルス形成回路（３３）に供給されてバー
スト信号ＳＢ（第５図へ）のうち所定のサイクル数のパ
ーストイｇ号ＳＢをゲートするゲートパルスＰＧ（同図
Ｂ）が形成される。そして、バースト分離回路（３４）
でバースト信号ＳＢが分離されると共に１回Ｍ （３４
）の後段に設けたゲート回路（特に図示せず）が上述の
ゲートパルスＰＧ″’Ｃ： ｔ’ＪＩＩ （４１サｉｔ
て、第５図Ｃに示すように数サイクル分のバースト信号
ＳＢが抜き取られる。このバースト信号ＳＢは位相比較
器Ｃ’５１に供給される。
期分離回路（３２）に供給されてこれより水平同期ノく
ルスＰＨ（図示せず）が分離され、この水平同期パルス
ｐＨはゲートパルス形成回路（３３）に供給されてバー
スト信号ＳＢ（第５図へ）のうち所定のサイクル数のパ
ーストイｇ号ＳＢをゲートするゲートパルスＰＧ（同図
Ｂ）が形成される。そして、バースト分離回路（３４）
でバースト信号ＳＢが分離されると共に１回Ｍ （３４
）の後段に設けたゲート回路（特に図示せず）が上述の
ゲートパルスＰＧ″’Ｃ： ｔ’ＪＩＩ （４１サｉｔ
て、第５図Ｃに示すように数サイクル分のバースト信号
ＳＢが抜き取られる。このバースト信号ＳＢは位相比較
器Ｃ’５１に供給される。
一方、ＰＬＬ圓に設けられたＶＣＯ（２υの発振周波４
ｆｓＧはカウンター（２２１で−にカウントダウンさ
れてｆｓＧの基ｒ＄倍信号Ｒ（第５図Ｄ）が形成される
と共に、この基準信号ＳＲはさらにカウンターＣ３Ｊに
供給されてこの例ではｉにカウントダウンされた逓降出
力ＳＡ （同図Ｅ）が形成される。そして、この逓降出
力ＳＡは位相シフト回路ｍ＋に供給される。
ｆｓＧはカウンター（２２１で−にカウントダウンさ
れてｆｓＧの基ｒ＄倍信号Ｒ（第５図Ｄ）が形成される
と共に、この基準信号ＳＲはさらにカウンターＣ３Ｊに
供給されてこの例ではｉにカウントダウンされた逓降出
力ＳＡ （同図Ｅ）が形成される。そして、この逓降出
力ＳＡは位相シフト回路ｍ＋に供給される。
この位相シフト回路間は原理的には位相シフト用のモノ
マルチバイブレータとそのマルチ出力Ｓｃ （同図Ｆ）
を波形整形するためのモノマルチバイブレータとで構成
することができる。なお。
マルチバイブレータとそのマルチ出力Ｓｃ （同図Ｆ）
を波形整形するためのモノマルチバイブレータとで構成
することができる。なお。
波形整形されたマルチ出力ＳＥを同図Ｆに示す。
このように１位相シフト回路（ト）では基準信号ＳＲが
ｉに逓降された逓降出力ＳＡに基いて位相シフトするも
のであるから、逓降出力ＳＡの１周期近傍壕でこの逓降
出力ＳＡを位相シフトできる。
ｉに逓降された逓降出力ＳＡに基いて位相シフトするも
のであるから、逓降出力ＳＡの１周期近傍壕でこの逓降
出力ＳＡを位相シフトできる。
基準信号ＳＲを基準にするならば、この基準信号ＳＲを
７２０’近傍１で位相ソフトスることができる。
７２０’近傍１で位相ソフトスることができる。
従って、基準信号ＳＲを３６００近傍あるいはそれ以上
位相シフトさせることは１個のモノマルチバイブレータ
を使用して極めて簡単に行なうことができる。移相蓋は
上述と同じく端子（３６ａ）に供給される制御信号（電
圧）によって制御される。
位相シフトさせることは１個のモノマルチバイブレータ
を使用して極めて簡単に行なうことができる。移相蓋は
上述と同じく端子（３６ａ）に供給される制御信号（電
圧）によって制御される。
位相シフトされた逓降出力ＳＦはゲート回路６カに供給
されて、位相比較器に）に人力するバースト信号ｓＢが
存在する期間中の逓降出力ＳＥが出力される。そのため
、このゲート回路０ＤにはゲートパルスＰＧが供給され
、ゲートパルスＰＧによりゲートパルスＰＧの期間中に
存在する逓降出力ＳＤ （同図Ｈ）が抜取られ、抜取ら
れたこの逓降出力ＳＤと上述のバースト信号ｓＢが大々
位相比較器關に供給されて位相比較が行なわれる。その
結果、端子（ハ）にはバースト信号ＳＢと同一周波数ｆ
ｓｃであってかつ、このパーストイ４号ＳＢに対し所定
の移相量に選定された基準信号ＳＲが出力される。
されて、位相比較器に）に人力するバースト信号ｓＢが
存在する期間中の逓降出力ＳＥが出力される。そのため
、このゲート回路０ＤにはゲートパルスＰＧが供給され
、ゲートパルスＰＧによりゲートパルスＰＧの期間中に
存在する逓降出力ＳＤ （同図Ｈ）が抜取られ、抜取ら
れたこの逓降出力ＳＤと上述のバースト信号ｓＢが大々
位相比較器關に供給されて位相比較が行なわれる。その
結果、端子（ハ）にはバースト信号ＳＢと同一周波数ｆ
ｓｃであってかつ、このパーストイ４号ＳＢに対し所定
の移相量に選定された基準信号ＳＲが出力される。
このよ５に、逓降出力ＳＤをゲートするのは位相比較器
（２５）の誤動作をなくすためで、信号ＳＢと８Ｄが得
られている期間の位相比較出力が利用される。
（２５）の誤動作をなくすためで、信号ＳＢと８Ｄが得
られている期間の位相比較出力が利用される。
以上説明したように、この発明によれば、基準信号ＳＲ
よりもその周波数を浩してから位相シフト回路側に供給
して位相シフトな行なうようにしたので、基準信号ＳＲ
の位相を３６０°以上に亘って任意に可変することがで
きると共に、基準信号８Ｈの位相を３６０°以上移札す
る場合でも、原理的には位相シフト用のモノマルチバイ
ブレータが１個で済み、従って１位相シフト回路価）を
極めて簡単に構成できる。
よりもその周波数を浩してから位相シフト回路側に供給
して位相シフトな行なうようにしたので、基準信号ＳＲ
の位相を３６０°以上に亘って任意に可変することがで
きると共に、基準信号８Ｈの位相を３６０°以上移札す
る場合でも、原理的には位相シフト用のモノマルチバイ
ブレータが１個で済み、従って１位相シフト回路価）を
極めて簡単に構成できる。
なお、上述の場合では−のカウンターい！５１を設けて
、基Ａ！Ｉ信号ＳＲを−の周波数に逓降して位相シフト
するようにし１こ例を示したが、このカウンター０１の
分周比は−に限らない。しかし、上述のよ５１Ｃ比較す
べき信号がバースト信号ＳＢであるよ５に間欠的に供給
されるものでは、この入力位相情報信号に応じて分局比
が設定される。
、基Ａ！Ｉ信号ＳＲを−の周波数に逓降して位相シフト
するようにし１こ例を示したが、このカウンター０１の
分周比は−に限らない。しかし、上述のよ５１Ｃ比較す
べき信号がバースト信号ＳＢであるよ５に間欠的に供給
されるものでは、この入力位相情報信号に応じて分局比
が設定される。
１だ、上述ではゲートパルスＰＧのパルス幅ヲバースト
イ百号ｓＢが得られる期間よりも短かく選定したが、バ
ースト信号ＳＢが継続して得られる期間と等しくそのパ
ルス幅を選定してもよい。勿論、入力位相情報信号とし
てバースト信号ｓＢのような間欠的な信号でなく連続的
な信号であれば。
イ百号ｓＢが得られる期間よりも短かく選定したが、バ
ースト信号ＳＢが継続して得られる期間と等しくそのパ
ルス幅を選定してもよい。勿論、入力位相情報信号とし
てバースト信号ｓＢのような間欠的な信号でなく連続的
な信号であれば。
特に両信号ＳＢ、ＳＤをゲートする必要もない。
Ｍ１図は’ｌ’ Ｅ Ｃの概略的な系統図、第２図は従
来の基準信号形成回路の一例を示す系統図、第３図は七
の動作説明図、第４図はこの発明に係る基準信号形成回
路の一例を示す系統図、第５図はその動作説明図である
。 叫は’ｉ’Ｂｃ、四は基準信号形成回路、 ｔ、ｎはＰ
ＬＬ 。 し旧７ ｖｃｏ 、 （２５１は位相比較器、（２り、
（３５１はカウンタ。 （３７１１工ゲート回路である。 く工 Ｑロ −一と ＝
来の基準信号形成回路の一例を示す系統図、第３図は七
の動作説明図、第４図はこの発明に係る基準信号形成回
路の一例を示す系統図、第５図はその動作説明図である
。 叫は’ｉ’Ｂｃ、四は基準信号形成回路、 ｔ、ｎはＰ
ＬＬ 。 し旧７ ｖｃｏ 、 （２５１は位相比較器、（２り、
（３５１はカウンタ。 （３７１１工ゲート回路である。 く工 Ｑロ −一と ＝
Claims (1)
- 入力位相情報信号に基づきｖＣＯを制御して入力位相と
一定の位相関係を有する連続波の基準信号を形成するよ
うにしたＰＬＬ構成の基準信号形成回路において、上記
■ＣＯの発掘周波数を上記入力位相情報信号の周波数よ
りも低い値に逓降すると共に、この逓降出力を位相シフ
ト回路によって所定量だけ移相したのち、この逓降出力
を位相比較器に供給してこの逓降出力と上記人力位相情
報信号との位相比較出力で上記ｖＣＯを制御するように
した基準信号形成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106125A JPS587978A (ja) | 1981-07-07 | 1981-07-07 | 基準信号形成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106125A JPS587978A (ja) | 1981-07-07 | 1981-07-07 | 基準信号形成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS587978A true JPS587978A (ja) | 1983-01-17 |
| JPH0220035B2 JPH0220035B2 (ja) | 1990-05-07 |
Family
ID=14425699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106125A Granted JPS587978A (ja) | 1981-07-07 | 1981-07-07 | 基準信号形成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587978A (ja) |
-
1981
- 1981-07-07 JP JP56106125A patent/JPS587978A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0220035B2 (ja) | 1990-05-07 |
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