JPS5883494A - 時分割交換機の通話路装置 - Google Patents
時分割交換機の通話路装置Info
- Publication number
- JPS5883494A JPS5883494A JP18190781A JP18190781A JPS5883494A JP S5883494 A JPS5883494 A JP S5883494A JP 18190781 A JP18190781 A JP 18190781A JP 18190781 A JP18190781 A JP 18190781A JP S5883494 A JPS5883494 A JP S5883494A
- Authority
- JP
- Japan
- Prior art keywords
- time
- time switch
- channel device
- communication path
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 21
- 238000000926 separation method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、時分割交換機に関する。 ４１１Ｋ、小容量
の通話路装置に関するものである。
の通話路装置に関するものである。
一般に、 １０００〜２０００程度の加入者を時分割
交換機する場合には、その通話路は例えば５０チヤネル
のＰＯＭハイウェイを１６多重化し５１２タイムスロツ
トをもった１段のタイムスイッチメモリで構成される。
交換機する場合には、その通話路は例えば５０チヤネル
のＰＯＭハイウェイを１６多重化し５１２タイムスロツ
トをもった１段のタイムスイッチメモリで構成される。
また、その周辺の制御部はシステムの最大容量にあわせ
て最適化され設計されゐ。
て最適化され設計されゐ。
したがって、ここに新たにシステム最大容量例えば３０
００加入者の通話路を要求された場合周辺制御部を含め
大＠Ｋｌ′＆る回路構成の装置が必要と１０、 （１） 同一タイムスイッチを使用し？−８−Ｔの構
成をとった抄 （２） 多重度をあげ１０２４タイムスロツトの７１
段という形をとる場合がある。
００加入者の通話路を要求された場合周辺制御部を含め
大＠Ｋｌ′＆る回路構成の装置が必要と１０、 （１） 同一タイムスイッチを使用し？−８−Ｔの構
成をとった抄 （２） 多重度をあげ１０２４タイムスロツトの７１
段という形をとる場合がある。
しかし、前記（１）の場合には段数の増加に伴いパス設
定のための制御が複雑になり、また前記（２）の場合に
はメモリを高速化するに伴う技術的な離しさが発生する
等の欠点がある。
定のための制御が複雑になり、また前記（２）の場合に
はメモリを高速化するに伴う技術的な離しさが発生する
等の欠点がある。
本発明はこの点を改良するもので、ＰＯ輩ハイウェイの
情−を複数のタイムスイッチに書込４また読出しＫｓし
ては複数のタイムスイッチから内容を選択して１本のハ
イウェイに出すことができ、容易に通話路容量を増加す
ることができる通話路装置を提供することを目的とする
。
情−を複数のタイムスイッチに書込４また読出しＫｓし
ては複数のタイムスイッチから内容を選択して１本のハ
イウェイに出すことができ、容易に通話路容量を増加す
ることができる通話路装置を提供することを目的とする
。
木兄明社、第一のサブハイ９エイが接続された多重回路
と、前記サブハイウェイの時分割交換を行う第一のタイ
ムスイッチメモリと、このタイムスイッチメモリと第二
のサブハイウェイとの関に接続された多重分離回路と、
前記タイムスイッチメモリを制御する制御手段とを備え
、第一および第二のサブハイ９エイ闇を時分割に接続す
る時分割交換機の通話路装置において、他の通話路装置
の多重回路の出力が接続される第二のタイムスイッチメ
モリと、この第一および第二のタイムスイッチメモ９の
出力を選択して前記多重分離回路に与える手段とを備え
たことｔｌＩ！ｉ黴とする。
と、前記サブハイウェイの時分割交換を行う第一のタイ
ムスイッチメモリと、このタイムスイッチメモリと第二
のサブハイウェイとの関に接続された多重分離回路と、
前記タイムスイッチメモリを制御する制御手段とを備え
、第一および第二のサブハイ９エイ闇を時分割に接続す
る時分割交換機の通話路装置において、他の通話路装置
の多重回路の出力が接続される第二のタイムスイッチメ
モリと、この第一および第二のタイムスイッチメモ９の
出力を選択して前記多重分離回路に与える手段とを備え
たことｔｌＩ！ｉ黴とする。
この仁とを図ＩＮＫ基づいて詳しく説明する。
！・からなる通話路装置の要部ブロック構成図である。
第１図で、Ｐ Ｏｌｌ［ａｏｏ〜Ｐ ＯＭ、、、はそれ
ぞれ３０チャネ羨多重化されたＰＯＭシステムのすブハ
イツエイであり多重回路ＭＵＸＫよりさらに４８０チヤ
ネル１５１２タイムス謂ツトに多重化されたハイウェイ
をつくる。このハイウェイの内容はカウンタＣＭ′ｒｏ
をアドレス発生源としてタイムスイッチメモリＴｏの中
ヘシーケンシャリーＥｌきこまれる。一方、通話路のパ
ス閉成、開放等の情報は中央処理装置ＣＰ−Ｕからコン
トロールメモリＱＴＸａＭＫ設定される。コントロール
メモリｃＴＬＭの内容はカウンタＯＮ！、の制−により
読出され、それをアドレスとしてタイムスイッチメモリ
Ｔａの内容をランダムに読出す、４８０チヤネル１５１
２タイムスロツトのハイウェイの内容は多重分離回路Ｄ
ＭＵＸを経て３０チヤネルのＰＣ′Ｍ０゜。〜ＰａＭｏ
ｔｓに送られる。
ぞれ３０チャネ羨多重化されたＰＯＭシステムのすブハ
イツエイであり多重回路ＭＵＸＫよりさらに４８０チヤ
ネル１５１２タイムス謂ツトに多重化されたハイウェイ
をつくる。このハイウェイの内容はカウンタＣＭ′ｒｏ
をアドレス発生源としてタイムスイッチメモリＴｏの中
ヘシーケンシャリーＥｌきこまれる。一方、通話路のパ
ス閉成、開放等の情報は中央処理装置ＣＰ−Ｕからコン
トロールメモリＱＴＸａＭＫ設定される。コントロール
メモリｃＴＬＭの内容はカウンタＯＮ！、の制−により
読出され、それをアドレスとしてタイムスイッチメモリ
Ｔａの内容をランダムに読出す、４８０チヤネル１５１
２タイムスロツトのハイウェイの内容は多重分離回路Ｄ
ＭＵＸを経て３０チヤネルのＰＣ′Ｍ０゜。〜ＰａＭｏ
ｔｓに送られる。
しかし、このような従来システムでは通話路容量を増加
する場合には周辺制御部を含め大幅な回路変更を必要と
する不都合が奉ゐ。
する場合には周辺制御部を含め大幅な回路変更を必要と
する不都合が奉ゐ。
第２図は、本発明一実施例Ｏ１１部ブロック構成図であ
る。−１図で示した従来例構成と比較すると１通話路装
置ＭＯＤＵＬ罵、内にタイムスイッチＴ、を設けるとと
もＫｐイムスイッチメモダテ１％Ｔ、と多重分離回路Ｄ
ＭＵＸと０１１１１に選択１路８１Ｌを設けたところに
４Ｉ黴がある。この選択躇路８ＥＬはタイムスイッチメ
モ９７１丁、の出力がそれぞれ蟹絖さｆｉ９２個のアン
ドゲートとこのアンドゲート°の出力が導かれたオアゲ
ートとから１に９、ア、ンドゲ５−トの他の入力端子Ｋ
ａコントロールメ（乃０７；ＭＯ出力が６それぞれ導か
れている。
る。−１図で示した従来例構成と比較すると１通話路装
置ＭＯＤＵＬ罵、内にタイムスイッチＴ、を設けるとと
もＫｐイムスイッチメモダテ１％Ｔ、と多重分離回路Ｄ
ＭＵＸと０１１１１に選択１路８１Ｌを設けたところに
４Ｉ黴がある。この選択躇路８ＥＬはタイムスイッチメ
モ９７１丁、の出力がそれぞれ蟹絖さｆｉ９２個のアン
ドゲートとこのアンドゲート°の出力が導かれたオアゲ
ートとから１に９、ア、ンドゲ５−トの他の入力端子Ｋ
ａコントロールメ（乃０７；ＭＯ出力が６それぞれ導か
れている。
他の点は、第１図で示した従来装置と同様であり、同一
記号はそれぞれ岡−のものを示す。
記号はそれぞれ岡−のものを示す。
また、第２図で通話路装置Ｍ ＯＤ Ｕ Ｌ ｍ、も通
話、路装置Ｍｏ１）ＵＬＩＩＨ，と同一構成であシその
詳−は省略した。
話、路装置Ｍｏ１）ＵＬＩＩＨ，と同一構成であシその
詳−は省略した。
このような構成Ｏ装置で社１通話路装置ＭＯＩ）ｔｌＩ
！１１゜、において多重回路菖ＵＸＯ出力は通話路懐【
口１）ＵＬｌｌに送られる。、同様に通話路装置Ｍ Ｏ
Ｄ Ｕ Ｌ ｌ、−がらの情報は通話路装置ＭＯＤＵｒ
、！、［送られ、本発明の特徴であるタイムスイッチメ
モリＴ１に記憶される。タイムスイッチメモリ！。また
は〒１の出方は選択回路ＢＷＬで選択され通話路装置Ｍ
ＯＤＵＩＩ。内の多重分離回路ＤＭＵＸを経て５ｏチ゛
ヤネルのサブハイウェイＰＧＭ０゜。〜”Ｍｌ１１５に
送られる。この選択回路８１Ｌのゲート制御はコントロ
ールメモリＯＴＬ鼠内の情報により観出し時発生するゲ
ート信号ＧｏおよびＧ、 （よりなされる、 これｋよ
り通話路装置ＭＯＤσＬ’ｌ。のハイウェイおよび通話
路装置ＭＯＤＵＬＩｌ ｔ）ハイウェイの相互の）入れ
が可能となぁ、゛ 以上説明したように本発明によれば、同様−通話路装置
を増設するだけで制御部等の大幅な回路−更を行うこと
なく通話路容量を増加することができる。
！１１゜、において多重回路菖ＵＸＯ出力は通話路懐【
口１）ＵＬｌｌに送られる。、同様に通話路装置Ｍ Ｏ
Ｄ Ｕ Ｌ ｌ、−がらの情報は通話路装置ＭＯＤＵｒ
、！、［送られ、本発明の特徴であるタイムスイッチメ
モリＴ１に記憶される。タイムスイッチメモリ！。また
は〒１の出方は選択回路ＢＷＬで選択され通話路装置Ｍ
ＯＤＵＩＩ。内の多重分離回路ＤＭＵＸを経て５ｏチ゛
ヤネルのサブハイウェイＰＧＭ０゜。〜”Ｍｌ１１５に
送られる。この選択回路８１Ｌのゲート制御はコントロ
ールメモリＯＴＬ鼠内の情報により観出し時発生するゲ
ート信号ＧｏおよびＧ、 （よりなされる、 これｋよ
り通話路装置ＭＯＤσＬ’ｌ。のハイウェイおよび通話
路装置ＭＯＤＵＬＩｌ ｔ）ハイウェイの相互の）入れ
が可能となぁ、゛ 以上説明したように本発明によれば、同様−通話路装置
を増設するだけで制御部等の大幅な回路−更を行うこと
なく通話路容量を増加することができる。
ｔ ａｖｉの簡単な説明
第１図は従来装置の要部ブロック構成図・第２図は本発
明一実施例の要部ブロック構成図。
明一実施例の要部ブロック構成図。
ＰＯＭｏ。。〜Ｐ Ｃ！ Ｍ、、％・・・サブハイ９エ
イ、テ。、Ｔ１・・・タイムスイッチメモリ、Ｏ？ＬＭ
−・コントロールメモリ、ＭｔｆＸ・・・多重回路、Ｄ
ＭｔＴ！・・・多重分離回路。
イ、テ。、Ｔ１・・・タイムスイッチメモリ、Ｏ？ＬＭ
−・コントロールメモリ、ＭｔｆＸ・・・多重回路、Ｄ
ＭｔＴ！・・・多重分離回路。
第１図
Claims (1)
- （１）第一のサブハイウェイが接続された多重回路と、
前記サブハイウェイの時分割交換を行う第一のタイムス
イッチメモリと、このタイムスイッチメモリと第二のサ
ブハイ９エイとの間Ｋｌｌ続された多重分離回路と、前
記タイムスイッチメモリを制御する制御手段とを備え、
第一および第二のすブハイ９エイ間を時分割ＫＩＩ＃続
する時分割交換機の通話路装置において、他の通話路装
置の多重回路の出力が接続される第二〇タイムスイッチ
メモリと、この第一および第二のタイムスイッチメ毫り
の出力を選択して前記多重分離回路に与える手段とを備
えたことを特徴とする時分割交換機の通話路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18190781A JPS5883494A (ja) | 1981-11-13 | 1981-11-13 | 時分割交換機の通話路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18190781A JPS5883494A (ja) | 1981-11-13 | 1981-11-13 | 時分割交換機の通話路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5883494A true JPS5883494A (ja) | 1983-05-19 |
Family
ID=16108971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18190781A Pending JPS5883494A (ja) | 1981-11-13 | 1981-11-13 | 時分割交換機の通話路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883494A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470706A (en) * | 1977-11-16 | 1979-06-06 | Fujitsu Ltd | Exchange system |
-
1981
- 1981-11-13 JP JP18190781A patent/JPS5883494A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470706A (en) * | 1977-11-16 | 1979-06-06 | Fujitsu Ltd | Exchange system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6463057B1 (en) | ATM cell switching system | |
| CA2058816A1 (en) | Common memory switch for routing data signals | |
| KR880009500A (ko) | 디지탈 스위칭 회로망 및 스위칭 설비 | |
| KR960706730A (ko) | 협소대역 통신용 ATM 망(ATM networks for narrowband communications) | |
| US5283785A (en) | Bus bypassing matrix switch in add-drop multiplexer | |
| JPS62225099A (ja) | 広帯域空間分割交換機、並直列変換器及び直並列変換器 | |
| US4245339A (en) | Telecommunication switching network having a multistage reversed trunking scheme | |
| JPS5883494A (ja) | 時分割交換機の通話路装置 | |
| US4399534A (en) | Dual rail time and control unit for a duplex T-S-T-digital switching system | |
| US4406005A (en) | Dual rail time control unit for a T-S-T-digital switching system | |
| US4399369A (en) | Dual rail time and control unit for a duplex T-S-T-digital switching system | |
| US20010028652A1 (en) | ATM cell switching system | |
| EP0554969B1 (en) | STM switching arrangement | |
| JPH0715460A (ja) | 非同期時分割多重送信システム用スイッチング回路網 | |
| US4392223A (en) | Dual rail time and control unit for a T-S-T-digital switching system | |
| US4125747A (en) | Telephone switching circuit | |
| JPH0652952B2 (ja) | 光時分割多重通話路構成方式 | |
| JP2970583B2 (ja) | 時分割多重時間スイッチ装置 | |
| JPS6384297A (ja) | 通話スイツチ回路 | |
| KR100456983B1 (ko) | 듀얼-레이트 에이티엠 스위칭 장치 | |
| JPH02224547A (ja) | Ａｔｍ／ｓｔｍハイブリッドスイッチ構成方式 | |
| JPH0654908B2 (ja) | 多元交換方式 | |
| JP2513422B2 (ja) | 時分割通話路網構成方式 | |
| KR0173212B1 (ko) | 우회링크를 이용한 출력버퍼형 비동기전달모드 스위칭장치 | |
| JPS63240292A (ja) | 時間スイツチ |