JPS5884527A - パルス発生装置 - Google Patents
パルス発生装置Info
- Publication number
- JPS5884527A JPS5884527A JP18244281A JP18244281A JPS5884527A JP S5884527 A JPS5884527 A JP S5884527A JP 18244281 A JP18244281 A JP 18244281A JP 18244281 A JP18244281 A JP 18244281A JP S5884527 A JPS5884527 A JP S5884527A
- Authority
- JP
- Japan
- Prior art keywords
- node
- inverter
- gate
- turned
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はパルス発生装置に関し、特にＭＯＳトランジ
スタで構成したインバータとＮＡＮＤゲートとを用いた
パルス発生装置に関する。
スタで構成したインバータとＮＡＮＤゲートとを用いた
パルス発生装置に関する。
第１図はこの種のパルス発生装置を論理回路を用いて示
した図、第２図は第１図の回路の従来の具体例を示す回
路図である。各図において、１はインバータ、２はＮＡ
ＮＤゲート、３はコンデンサである。上記の回路におい
て、インバータｌはＰチャンネルＭＯ３）ランジスタ（
以下’Ｐ−ＭＯ８と記す。）Ｑｌと、ＮチャンネルＭＯ
Ｓ）ランジスタ（以下Ｎ−ＭＯ５と記す。）Ｑ２との直
列回路で構成され、インバータｌの出力端子Ｎ１にはコ
ンデンサ３が接続される。
した図、第２図は第１図の回路の従来の具体例を示す回
路図である。各図において、１はインバータ、２はＮＡ
ＮＤゲート、３はコンデンサである。上記の回路におい
て、インバータｌはＰチャンネルＭＯ３）ランジスタ（
以下’Ｐ−ＭＯ８と記す。）Ｑｌと、ＮチャンネルＭＯ
Ｓ）ランジスタ（以下Ｎ−ＭＯ５と記す。）Ｑ２との直
列回路で構成され、インバータｌの出力端子Ｎ１にはコ
ンデンサ３が接続される。
動力ＮＡＮＤゲート２はＰ−ＭＯＳ Ｑ３ 、Ｑ４と、
このＰ−ＭＯＳに直列接続されたＮ−ＭＯＳ Ｑ５．Ｑ
６とで構成される。
このＰ−ＭＯＳに直列接続されたＮ−ＭＯＳ Ｑ５．Ｑ
６とで構成される。
上記の構成において、入力信号ＩＮがローレベル“Ｌ“
のときはＮ−ＭＯＳ Ｑ２はオフとなっておす、インバ
ータｌの出力端子Ｎｌはハイレベル″ホ′であり、Ｐ−
ＭＯ５Ｑ４はオフ、Ｎ−ＭＯＳ Ｑ５はオンである。一
方、入力信号ＩＮによってＰ−ＭＯ５Ｑ３はオン、Ｎ−
ＭＯＳ Ｑ５はオフとなっており、出力端子ＯはＬ／
ｌ（１１となつそいる。この状態を第３図のＴ１で示す
。
のときはＮ−ＭＯＳ Ｑ２はオフとなっておす、インバ
ータｌの出力端子Ｎｌはハイレベル″ホ′であり、Ｐ−
ＭＯ５Ｑ４はオフ、Ｎ−ＭＯＳ Ｑ５はオンである。一
方、入力信号ＩＮによってＰ−ＭＯ５Ｑ３はオン、Ｎ−
ＭＯＳ Ｑ５はオフとなっており、出力端子ＯはＬ／
ｌ（１１となつそいる。この状態を第３図のＴ１で示す
。
入力信号ＩＮがＨとなるとＰ−ＭＯ８ＱＩはオフＮ−Ｍ
Ｏ５Ｑ２はオンとなるが、コンデンサ３の一子電圧によ
って、節点Ｎ１はＨ″を保持する。。
Ｏ５Ｑ２はオンとなるが、コンデンサ３の一子電圧によ
って、節点Ｎ１はＨ″を保持する。。
またＰ−ＭＱ５ Ｑ３はオフとなり、出力端子Ｏば′Ｌ
″となる。（第３図Ｔ２ ） コンデンサ３の電・荷がＮ−ＭＱ５ Ｑ２のオン抵抗を
介して放電され、コンデンサの端子電圧は所定の時定数
で低下し、節点Ｎ１の電圧が所定の電圧まで低下すると
、Ｐ−ＭＱ８ Ｑ４はオン、Ｐ−ＭＯ５Ｑ６がオフとな
って、端子０はｔｒ Ｈｎとなる。この状態を第３図Ｔ
３で示す。
″となる。（第３図Ｔ２ ） コンデンサ３の電・荷がＮ−ＭＱ５ Ｑ２のオン抵抗を
介して放電され、コンデンサの端子電圧は所定の時定数
で低下し、節点Ｎ１の電圧が所定の電圧まで低下すると
、Ｐ−ＭＱ８ Ｑ４はオン、Ｐ−ＭＯ５Ｑ６がオフとな
って、端子０はｔｒ Ｈｎとなる。この状態を第３図Ｔ
３で示す。
上述の動作によって、出力端子Ｏから負極性のパルスが
得られる。
得られる。
しかるに、上述のような従来の装置は、インノく一夕１
の出力端子Ｎ１はＮＡＮＤゲート２のＰ−ＭＯ８ｑ４と
Ｎ−ＭＱ５ Ｑ５に直接接続されており、一方。
の出力端子Ｎ１はＮＡＮＤゲート２のＰ−ＭＯ８ｑ４と
Ｎ−ＭＱ５ Ｑ５に直接接続されており、一方。
コンデンサ３の端子電圧の立ち下り時間が長いので、そ
の端子電圧が″Ｌ″レベルとｌ′Ｈｌ’レベルとの間に
ある期間ではＰ−ＭＱ８ Ｑ４とＮ−ＭＯ８Ｑ６がとも
にオンとなる。したがって、Ｐ−ＭＱ５ Ｑ４、Ｎ−Ｍ
Ｑ８．Ｑ５ 、Ｑ６を通る貫通電流が流れ１、消費型ガ
嚇４き（なるという欠点があ２つた。
の端子電圧が″Ｌ″レベルとｌ′Ｈｌ’レベルとの間に
ある期間ではＰ−ＭＱ８ Ｑ４とＮ−ＭＯ８Ｑ６がとも
にオンとなる。したがって、Ｐ−ＭＱ５ Ｑ４、Ｎ−Ｍ
Ｑ８．Ｑ５ 、Ｑ６を通る貫通電流が流れ１、消費型ガ
嚇４き（なるという欠点があ２つた。
こめ発明は上ｍｔａｗ除去七たパルス発生装置゛を提供
：する゛こ２−とをｌ−ｆｆ−とするものである。
：する゛こ２−とをｌ−ｆｆ−とするものである。
叫（ト）迄、：；ｃ 辺ａ明の偏実施例を図面とともに
説明す６ｄ−な“室“第４図において、第２図と同じ部
分には同じ符号を付してその部分の説明を省略する。
説明す６ｄ−な“室“第４図において、第２図と同じ部
分には同じ符号を付してその部分の説明を省略する。
第４図において、インバータ１の出力端子或いは節点Ｎ
１はＮ−ＭＱ８ Ｑ７のソースに接続され、そのドレイ
ン或いは節点Ｎ２はＰ−ＭＯ５Ｑ４とＮ−ＭＱ５ Ｑ６
のゲートに接続され、かつＮ−ＭＯ５Ｑ７のゲートは入
力信号ＩＮを受けるように接続され、かつＰ−ＭＱ５
Ｑ４、Ｎ−ＭＱ５ Ｑ６のゲートはＰ−ＭＱ５ Ｑｇを
介して電源ｖＤＤに接続される。
１はＮ−ＭＱ８ Ｑ７のソースに接続され、そのドレイ
ン或いは節点Ｎ２はＰ−ＭＯ５Ｑ４とＮ−ＭＱ５ Ｑ６
のゲートに接続され、かつＮ−ＭＯ５Ｑ７のゲートは入
力信号ＩＮを受けるように接続され、かつＰ−ＭＱ５
Ｑ４、Ｎ−ＭＱ５ Ｑ６のゲートはＰ−ＭＱ５ Ｑｇを
介して電源ｖＤＤに接続される。
上記の構成において、入力信号ＩＮが“Ｌ“のときは節
点Ｎ１は“Ｈｌｌであり、またＮ−ＭＯ５Ｑ７はオフ、
Ｐ−ＭＯ８Ｑｇはオン状態となっていて、節点Ｎ２も”
Ｈｌｌとなっている。この状態を第５図のＴ１に示す。
点Ｎ１は“Ｈｌｌであり、またＮ−ＭＯ５Ｑ７はオフ、
Ｐ−ＭＯ８Ｑｇはオン状態となっていて、節点Ｎ２も”
Ｈｌｌとなっている。この状態を第５図のＴ１に示す。
このとき端子Ｏは“Ｈｌｌとなっている。
入力信号ＩＮが“Ｈｌｌに変化すると、Ｎ −ＭＱ Ｓ
ｅ２はオン・となる。一方、Ｎ−ＭＯ８Ｑ７にもｌｌｌ
ｌ１１が印加されるが、該Ｎ−ＭＯ８Ｑ７のソースとゲ
ート間の電圧Ｖ。８は低いために、該Ｎ−ＭＯ５Ｑ７は
オフとなっている。
ｅ２はオン・となる。一方、Ｎ−ＭＯ８Ｑ７にもｌｌｌ
ｌ１１が印加されるが、該Ｎ−ＭＯ８Ｑ７のソースとゲ
ート間の電圧Ｖ。８は低いために、該Ｎ−ＭＯ５Ｑ７は
オフとなっている。
一方、入力値ｑＩＮが” Ｈ”となることによって、Ｎ
−ＭＱ５ Ｑ５はオン、Ｐ−ＭＱ５ Ｑ３ 、Ｑｇはオ
フとなり、ドレインＯは“Ｌ ｔｒとなる。なおＮ−Ｍ
Ｑ８ Ｑ７の出力端子或いは節点Ｎ２はフローティング
状態となるが、節点Ｎ２のゲート容量の電圧により”１
１″に保たれている。この節点１Ｎ２が“Ｈ“であるこ
とによって、Ｐ−ＭＱ８ Ｑ４はオフとなっている。節
点Ｎ２の“Ｈ”［８を確、保するために、（の節点Ｎ２
にコ゛ンデンチ薊鑓続してもよい。
−ＭＱ５ Ｑ５はオン、Ｐ−ＭＱ５ Ｑ３ 、Ｑｇはオ
フとなり、ドレインＯは“Ｌ ｔｒとなる。なおＮ−Ｍ
Ｑ８ Ｑ７の出力端子或いは節点Ｎ２はフローティング
状態となるが、節点Ｎ２のゲート容量の電圧により”１
１″に保たれている。この節点１Ｎ２が“Ｈ“であるこ
とによって、Ｐ−ＭＱ８ Ｑ４はオフとなっている。節
点Ｎ２の“Ｈ”［８を確、保するために、（の節点Ｎ２
にコ゛ンデンチ薊鑓続してもよい。
この間にコンデンサ３の電荷は〒−ＭＯ３，，ｑ２を通
して放電され、節点Ｎ１の電圧は低下する机Ｎ−Ｍｏ５
Ｑ７のＶ。８がスレッショルド電圧に達する迄は、Ｎ
−ＭＱ８ Ｑ７はオフであり、節点Ｎ２は依然として“
Ｈ“に保たれて（第５図Ｔ３参照）、Ｐ−ＭＯ５Ｑ４は
オフ状態となっているので、Ｑ４゜Ｑ５．Ｑ６を貫通電
流が流れることがない。故に消費電流が抑えられる。
゛ コンデンサ３の端子電圧がさらに低下して、Ｎ−ＭＱ５
Ｑ７のＶ。８がスレッショルド電圧を越えると、Ｎ−
ＭＱ５ Ｑ７がオンとなり、節点Ｎ２は第５図Ｔ４に示
すように急速にＬ″となってＰ−ＭＱ８ Ｑ４はオン、
Ｎ−ＭＱ８ Ｑ６はオフとなって出力端子Ｏは“Ｈｌｌ
となる。
して放電され、節点Ｎ１の電圧は低下する机Ｎ−Ｍｏ５
Ｑ７のＶ。８がスレッショルド電圧に達する迄は、Ｎ
−ＭＱ８ Ｑ７はオフであり、節点Ｎ２は依然として“
Ｈ“に保たれて（第５図Ｔ３参照）、Ｐ−ＭＯ５Ｑ４は
オフ状態となっているので、Ｑ４゜Ｑ５．Ｑ６を貫通電
流が流れることがない。故に消費電流が抑えられる。
゛ コンデンサ３の端子電圧がさらに低下して、Ｎ−ＭＱ５
Ｑ７のＶ。８がスレッショルド電圧を越えると、Ｎ−
ＭＱ５ Ｑ７がオンとなり、節点Ｎ２は第５図Ｔ４に示
すように急速にＬ″となってＰ−ＭＱ８ Ｑ４はオン、
Ｎ−ＭＱ８ Ｑ６はオフとなって出力端子Ｏは“Ｈｌｌ
となる。
なお上述の回路において、Ｐ−ＭＱ５ Ｑ４のオン抵抗
を小さくし、Ｎ−ＭＱ５ Ｑ５のオン抵抗を大きく’ｆ
ニーることによってｐＡＮＤゲートとしてのしきい電圧
を高目に設定しく、節点Ｎ２の立下刃：りを速く、検ン
出することによ、す、いっそう消費電流を抑え栓、どと
・ができる。
を小さくし、Ｎ−ＭＱ５ Ｑ５のオン抵抗を大きく’ｆ
ニーることによってｐＡＮＤゲートとしてのしきい電圧
を高目に設定しく、節点Ｎ２の立下刃：りを速く、検ン
出することによ、す、いっそう消費電流を抑え栓、どと
・ができる。
以上詳述し元ように、この発明′によれば、インバータ
とＮＡＮＤゲートとインバータに接続したコンデンサと
を用いたパルス発生装装置において、インバータの出力
端子とＮＡＮＤゲートの一方の入力端子との間にＭＯＳ
）ランジスタを挿入して、一定期間このＭＯＳ
）ランジスタをしゃ断し、インバータの出力端子、に接
続したコイデンサの電圧の変化が遅いことによる、ナン
トゲート内のＭＯＳトランジスタの貫通電流を抑制し、
よって消費電流を抑圧することができる。
とＮＡＮＤゲートとインバータに接続したコンデンサと
を用いたパルス発生装装置において、インバータの出力
端子とＮＡＮＤゲートの一方の入力端子との間にＭＯＳ
）ランジスタを挿入して、一定期間このＭＯＳ
）ランジスタをしゃ断し、インバータの出力端子、に接
続したコイデンサの電圧の変化が遅いことによる、ナン
トゲート内のＭＯＳトランジスタの貫通電流を抑制し、
よって消費電流を抑圧することができる。
第１図はインバータとＮＡＮＤゲートとを用いたパルス
発生回路を示す回路図、第２図は第１図の回路の詳細な
回路図、第３図は第２図の回路の動作を示す図、第４図
はこの発明の一実施例を示す回路図、第５図は第４図の
回路の動作を示す図である。 １・・・インバータ、２・・・ＮＡＮＤゲート、３・・
・コンデンサ、Ｑｌ 、Ｑ３ 、Ｑ４・・・ｐ−＊ｏｓ
、Ｑ２ 、Ｑ５゜Ｑ６．Ｑ７・ジ・Ｎ−ＭＯＳ 特許出願人 株式会社リコー 代理人弁理士青山 葆外１名
発生回路を示す回路図、第２図は第１図の回路の詳細な
回路図、第３図は第２図の回路の動作を示す図、第４図
はこの発明の一実施例を示す回路図、第５図は第４図の
回路の動作を示す図である。 １・・・インバータ、２・・・ＮＡＮＤゲート、３・・
・コンデンサ、Ｑｌ 、Ｑ３ 、Ｑ４・・・ｐ−＊ｏｓ
、Ｑ２ 、Ｑ５゜Ｑ６．Ｑ７・ジ・Ｎ−ＭＯＳ 特許出願人 株式会社リコー 代理人弁理士青山 葆外１名
Claims (1)
- ＋１１Ｍ０８）ランジスタを用いてインバータと２人力
ＮＡＮＤゲートとを構成し、入力信号をインバータとＮ
ＡＮＤゲートの一方の入力端子に印加するとともに、イ
ンバータ出力をＮＡＮＤゲートの他方の入力端子に接続
し、かつインバータの出力にコンデンサを接続して、Ｎ
ＡＮＤゲートの出力端子から所定のパルスを得るように
したパルス発生装置において、−上記インバータ出力と
コンデンサとの接続点とＮＡＮＤゲートの他方の入力端
子との間にＭＯＳ）ランジスタを介挿し、該 ＭＯＳ）
ランジスタのゲートに入力信号を印加するように構成し
たことを特徴とするパルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18244281A JPS5884527A (ja) | 1981-11-13 | 1981-11-13 | パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18244281A JPS5884527A (ja) | 1981-11-13 | 1981-11-13 | パルス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5884527A true JPS5884527A (ja) | 1983-05-20 |
Family
ID=16118333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18244281A Pending JPS5884527A (ja) | 1981-11-13 | 1981-11-13 | パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5884527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146614A (ja) * | 1984-08-13 | 1986-03-06 | Hitachi Ltd | 半導体集積回路装置 |
-
1981
- 1981-11-13 JP JP18244281A patent/JPS5884527A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146614A (ja) * | 1984-08-13 | 1986-03-06 | Hitachi Ltd | 半導体集積回路装置 |
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