JPS588610B2 - レベルヒカクキ - Google Patents

レベルヒカクキ

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Publication number
JPS588610B2
JPS588610B2 JP50074454A JP7445475A JPS588610B2 JP S588610 B2 JPS588610 B2 JP S588610B2 JP 50074454 A JP50074454 A JP 50074454A JP 7445475 A JP7445475 A JP 7445475A JP S588610 B2 JPS588610 B2 JP S588610B2
Authority
JP
Japan
Prior art keywords
voltage
capacitor
resistor
eth
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP50074454A
Other languages
English (en)
Other versions
JPS51150945A (en
Inventor
山本敏文
野元康徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP50074454A priority Critical patent/JPS588610B2/ja
Publication of JPS51150945A publication Critical patent/JPS51150945A/ja
Publication of JPS588610B2 publication Critical patent/JPS588610B2/ja
Expired legal-status Critical Current

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  • Measurement Of Current Or Voltage (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 本発明はレベル比較器に係り、アナログ計測装置におい
て、信号レベルが設定値を越えたか否かを監視する回路
に関する。
従来信号レベルを監視しそれが予め設定されたレベルを
越えたかどうかを判定し、越えた場合は異常信号を出力
する機能をもった装置が用いられる。
演算増巾器を用いたレベル比較器の従来用いられた基本
構成は入力信号E1と設定された電位ETHとを比較し
、そのレベル差を出力して次段の発振器を制御する構成
である。
第1図は従来使用されるレベル比較器のブロック図であ
る。
入力端子11に入力する信号E1と比較端子12に入力
する設定電圧ETHとを比較する演算増巾器13により
、その大小を比較しそのレベル差を出力し次段に接続さ
れる発振器14を駆動し出力端子15より取りだす構成
が多い。
比較端子12に直流電源16により設定電圧ETHを印
加している。
従来のレベル比較器は信号レベルの比較部と発振部が分
離しているため演算増巾器の故障時にはそれを識別する
ことができない。
本発明は従来の欠点を排除し簡単な回路構成で発振の停
止により異常判定が可能なレベル比較器を提供するを目
的とする。
第2図は、本発明のレベル比較器の実施例である。
入力端子Sは、抵抗器R1を通して、演算増巾器OA1
の反転入力端子Nに接続される。
演算増巾器の出力O端子は、抵抗器R3、コンデンサC
1を通して、演算増巾器の非反転入力端子Pに接続され
る。
さらに、このP点は、抵抗器R2を通し、スレツシュホ
ールド電圧設定電源ETHに接続される。
演算増巾器OA1の出力端子Oは別の抵抗器R4と、R
5、ダイオードD2を通し、コンデンサC2に接続され
る。
また、演算増巾器OA1の反転入力端子Nは、ツエナー
ダイオードZD1、ダイオードD1を通し、コンデンサ
C2へ接続される。
第3図は本発明の実施例におけるS点、N点、P点、O
点、U点の各点における電圧の変化を示すタイムチャー
トを示す図である。
横軸は時間の経過を示し説明のため状況により適当に区
切り期間1、期間2、期間3、期間4、期間5、期間6
、期間7とし、上述の各点の電圧の変化を示している。
E1は信号入力端子Sに印加される入力電圧である。
期間1においてはE1<ETHなのでE0は正方向に飽
和している。
コンデンサC2は抵抗R9を通りE0の電圧で充電され
EUは上昇する。
期間2に至りEUの電圧がつぎの(1)式の値になると
、 EU=EN+EZD+EDI ・・・・・・・・・・
・・・・・・・・(1)但しEZDはツエナーダイオー
ドZD1のツエナー電圧であり、EDIはダイオードD
1の電圧降下分である。
EUの値がENの値より大きくなり(1)式に示す値に
なるとツエナーダイオードZD1が導通してN点の電圧
即ちENが上昇する。
期間3に至りENの電圧が上述のスレツショルド電圧に
なると、即ち(EN=ETH)になるとE0は降下を始
める。
この作用は抵抗R3とコンデンサCを通してE0の一部
が正帰還されるのでEPは降下し、E0は速く負の飽和
値に達する。
期間4に至り、コンデンサC1の作用により(EN>E
P)の状態が維持される。
この間に充放電コンデンサC2の電荷はダイオードD1
と抵抗R5を通り放電される。
E0は最低の電圧となり、EPは徐々に大きくなり始め
る。
期間5において、大きくなったEPとENが同じ大きさ
の電圧となるとEoは急速に正の飽和値に達する。
この間はEN,ETはほぼ一定値であり、EP,EO,
EUが大きく変化していても、殆んど影響はない状態で
ある。
期間6に至ると、EOは正の飽和値で安定し、コンデン
サC2は再び充電する。
ついでEU電圧が(1)式に示す電圧になるとツエナー
ダイオードZD1が導通する。
即ち期間1、期間2に説明した状態でEN,EP,EO
,EUの各電圧が変化する。
EUの電圧について見れば弛張発振を生じている状態で
ある。
期間7は、入力信号E1がスレツショルド電圧ETHを
越えて入力した状態を示す。
即ち(E1>ETH)の状態を示す。
ETおよびENの電圧も大きくなる。
ENはN点におけるスレツショルド電圧E3よりも大き
くなる。
EOは下降を始め、従ってETH,EUも下降を始める
。
期間3、期間4に説明した状態を経てEOは負の最低値
に達する。
EPは上昇して(EP=ETH)となる。
然し入力信号(E1>ETH)であるためEOは負の最
低値で安定する。
このため弛張発振は停止するに至る。換言すれば入力信
号が予め設定された値を越えない時は演算増巾器を含む
レベル比較器は弛張振動を繰り返している。
即ち常時は弛張発振している状態である。
それが設定値ETHを越える異常信号を入力すると、弛
張発振は止まり出力端子電圧EOは一定の電圧に変る。
そのため出力点U点において容易にその異常をチェック
される。
実際にはU点にトランスを結合し、その2次電圧の監視
によって行なわれる。
次に演算増巾器が破壊された場合は、その増巾機能が失
われ、出力の反転が起らず、弛張発振は発生しない。
更に電源電圧が喪失した時はエネルギー供給停止であり
当然弛張発振は生じない。
上述の様に本発明のレベル比較器においては1個の演算
増巾器にて、2入力レベルの比較を行い設定値を越えた
異常信号の入力に対してはその弛張振動を停止して異常
の検出を行なう。
また演算増巾器の故障、電源電圧の喪失に対しても弛張
振動を停止し、その異常を検出することができる。
【図面の簡単な説明】
第1図は従来のレベル比較器のブロック図、第2図は本
発明の実施例を示す回路図、第3図は第2図の作動を示
すタイムチャートである。 OA1・・・・・・演算増巾器、ZD1・・・・・・ツ
エナーダイオード、D1,D2・・・・・・ダイオード
、C1,C2・・・・・・コンデンサ、E1,ETH・
・・・・・直流電源。

Claims (1)

    【特許請求の範囲】
  1. 1 第1の直流電圧E1が入力信号として直流抵抗R1
    を通して印加される第1の入力端子Nと抵抗を通して第
    2の直流電圧ETHを印加される第2の同符号入力端子
    Pおよび出力端子Oを有する演算増巾器と、上記出力端
    子より抵抗R3とコンデンサC1により上記第2の同符
    号入力端子に正帰還する回路と、上記出力端子より抵抗
    R4を通して黄放電コンデンサC2へ充電する回路と、
    充放電コンデンサより第1のダイオードD1とツエナー
    ダイオードZD1によりツエナー電圧より高いコンデン
    サ充電電圧分を上記第1の入力端子Nに負帰還する回路
    と、第2のダイオードD2と抵抗R5により充放電コン
    デンサの電荷を放電する回路手段とよりなるレベル比較
    器。
JP50074454A 1975-06-20 1975-06-20 レベルヒカクキ Expired JPS588610B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP50074454A JPS588610B2 (ja) 1975-06-20 1975-06-20 レベルヒカクキ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP50074454A JPS588610B2 (ja) 1975-06-20 1975-06-20 レベルヒカクキ

Publications (2)

Publication Number Publication Date
JPS51150945A JPS51150945A (en) 1976-12-24
JPS588610B2 true JPS588610B2 (ja) 1983-02-16

Family

ID=13547693

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50074454A Expired JPS588610B2 (ja) 1975-06-20 1975-06-20 レベルヒカクキ

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JP (1) JPS588610B2 (ja)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ELECTRONIC DESIGN=1975 *

Also Published As

Publication number Publication date
JPS51150945A (en) 1976-12-24

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