JPS588623B2 - 単一の４相変調搬送波上で２つの独立に調時された２進デ−タ信号を伝送する通信装置 - Google Patents

Description

【発明の詳細な説明】 本発明は通信装置、特に単一の４相変調搬送波で運ばれ
る２つの独立に調時されたＰＣＭ（パルス・コード変調
）信号を送受信する方法と装置に係る。

４相変調技術は又４相シフト・キーイング、ＱＰＳＫ、
４相変調、４レベル位相変調，４相変調としても知られ
ている。

通常実装されているように、４相変調器への入力は２つ
の同期したビット流又は搬送波変調の前に２つの並列な
ビット流に分解される単一の連続ビット流のどちらかで
ある。

同期ビット流のタイミングは同一の発振器又は位相をロ
ックした発振器によって発生されなければならず、ビッ
ト流状態転移の発生時は一致しなければならない。

４相変調装置では、受信器は変調に起因する位相シフト
を探知可能ではあるが、送信される位相基準も与えられ
なければ絶対的な位相状態は測定不可能である。

送信される位相基準は別の電力を要し、一般には用いら
れない。

受信器は通常受信された信号中の利用可能な情報に対し
て操作して元のＰＯＭビット流を厳密に復調し再現する
ように設計されている。

同期４相装置の場合では、４つの可能なＰＣＭ信号状態
、例えば００、０１、１０、１１を、００に対して無変
化、０１に対して＋９０°変化１０に対して−９０°変
化、１１に対して１８０°変化の搬送波位相変化をデイ
ジタル的にコード化することにより厳密な信号再現が行
なわれる。

唯一的に搬送波位相変化を探知可能となるため、受信器
は厳密に元のＰＣＭ信号状態に復号する。

この型式のコード化は４差コード化として知られている
。

しかしながら非同期ＰＣＭ入力信号に対してはこの型式
のコード化は可能ではない。

同期入力を有する従来の４相変調装置に向けられた初期
の特許はデー・エフ・バブコックの米国特許第２，８７
０，４３１号とエム・エル・ドエルツ他の第２，９０５
，８１２号を含む。

シー・エム・メラス他の米国特許第３，２４２，２６２
号では，別例として情報の２つの別々な無関係のチャネ
ルを応用した４相変調器が開示されている２つの元のチ
ャネルの認識は既知の前文の使用によって行なわれる。

連続的識別は行なわれない。非同期データ入力を有する
別の４相変調法は１９７１年８月号マイクロ波１０頁の
ルチオ・エム・バレツサによる論文に議論されている。

非同期チャンネルの厳密な認識を行なう装置は開示され
ていない。

１９７２年２月１４日提出の一連番号 第２２５，８２３号の親出願では、フレーム・ビットの
ような既知の特性を有する相互に非同期な入力信号を処
理する非同期４相通信装置が開示されている。

受信したチャネルが誤った列に入るとＰＮスクランブル
列はフレーム・ビットを不明瞭にする。

別の実施例では、既知の特性を有さない相互に非同期の
入力信号が各チャネルのクロツクに低インデックス周波
数変調をかけることによって処理される。

本発明の教示によると、元のＰＣＭ送信器入力チャネル
の厳密な認識と再現を行なう２つの相互に非同期なＰＣ
Ｍ信号の４相伝送の新たな改良された方法と装置が提供
される、ここでＰＣＭ入力信号は既知の特性を有するこ
とを要さない。

非同期４相として参照される本方法は伝送前にデータ・
チャネルの１つを唯一的に識別する。

受信器はこの唯一の記号を探し、これによりチャネルを
識別する。

装置エンコーダはＰＣＭ信号を受信し、条件付けを行な
い、スクランプリング（任意）、チャネル識別、データ
に対する差動コード化操作を行ない、位相変調器の駆動
に適したデータ流を出力する。

同一の名目ビット速度の２つの独立に調時されたＰＣＭ
源がエンコーダによって同時に処理される。

装置試験用に適したデータを内部的に発生する設備もエ
ンコーダ内に含まれている。

エンコーダへの入力はチャネルＡ，Ｂとして指定される
２つの相互に非同期な双極性ＰＣＭデータ流から構成さ
れている。

データの各チャネルはタイミング抽出、データ・スクラ
ンブリング、差動コード化操作からなる信号処理を受け
る。

加えて、チャネルＡデータは、受信回路によって唯一的
に識別され、チャネルＢデータから十分区別されるよう
に処理される。

この別な処理は周波数並進ループを用いてＡチャネルの
クロツク速度をわずかに増すことから成る。

受信器中の回路はその各周波数を基にＡ，Ｂチャネルを
区別する。

別の受信器回路は修正されたＡチャネル速度を同一の一
定比で減少させて元の速度に復元させる。

入力データは双極から零復帰（ＲＺ）信号型式に変更さ
れる。

ＲＺビット流はクロツク周波数に同調された高Ｑ共振回
路であるリンギング・フィルタを駆動する。

リンギング・フィルタの目的は入力信号スペクトルから
クロック周波数を選択的に抽出することである。

リンギング・フィルタ出力はフエーズ・ロック・ループ
（ＰＬＬ）に送られ、これはクロツク周波数にロックし
て以後の処理回路で用いる書構成されたクロックを発生
する。

ＰＬＬから得たクロツクはＲＺデータを非零復帰（ＮＲ
Ｚ）データに変換するフリツプフロツプを駆動する。

普通の動作では、ＮＲＺデータとその付随するクロツク
はデータ・スクランブラに接続される。

スクランブリング操作はＮＲＺデータを内部的に発生さ
れた擬ノイズ列に加算するモジューロ２によう行なわれ
る。

スクランブリング操作は以下の理由で入力データに対し
て行なわれる。

第１に、入力データが一時的に全て０であったとしても
能動データがチャネル上を常に送信されることを保証す
る。

これは又受信端のビット同期器がロック状態にあること
を可能にする。

第２に、入力データの特性によりこうしないと生じる強
いスペクトル成分を減じてスペクトルを占有帯域により
一様に拡げる。

第３に、リンクのエラー試験を行なう手段を与える。

これらのオリ点が必要ない時には、本発明による装置に
影響を与えることなくスクランブラを除外できる。

スクランブラからのデータ出力は同一周波数ではあるが
互いに１８０°位相がずれているタイミング信号によっ
て調時される２つのフリツプフロツプに同時に送られる
。

これら２つのタイミング信号はデータ・クロックｆＩＮ
に作用する２分割トグルから得られる。

この回路の目的は、スクランブルされたデータ流を元の
ビット速度の半分で生じる２つの並列なデータ流に分け
ることである。

偶及び奇として任意に参照されるこれら２つのデータ流
はマルチプレクサ又はデータ選択スイッチに接続される
。

マルチプレクサ・サンプル速度は実効入力速度ｆＩＮよ
り一定量Δｆだけわずかに速い。

この速い速度のデータを補償するため、マルチプレクサ
により秒当り正確にΔｆ倍のスタツフ・ビットがデータ
流に挿入される。

生成したデータは元のＮＲＺ信号から区別するためＮＲ
Ｚ’として指示される。

マルチプレクサへの入力は偶及び奇部分に分割されるた
め、各部分のデータ・ビットはサンプルされる不確定時
間の間不変である。

マルチプレクサ出力ＮＲＺ’は差動的にコード化される
。

チャネルＡタイミング及びデータ速度のわずかな増加は
速度並進ループで行なわれる。

このループは入力周波数ｆＩＮをｘで割り、これを元の
周波数と組合せてわずかに高い出力周波数ｆ０を生じる
。

すなわち、ｆ０＝ｆＩＮ＋（ｆＩＮ）／ｘ＝［（ｘ＋１
）／ｘ］ｆＩＮ受信器回路は逆の操作を行なうため生成
する出力速度とデータ内容は元の入力と異なっていない
。

受信器並進ループ出力では、 速度並進ループは２つの周和数の和を発生する単一側波
帯変調器のデイジタル等価物を含む。

数学的にはこの操作は ｓｉｎ（ｗ１＋ｗ２）＝ｓｉｎｗ１ｃｏｓｗ２＋ｃｏｓ
ｗ１ｓｉｎｗ２として表わされる。

瀘波の後、フエーズ・ロック・ループを用いてマルチプ
レクサを駆動するのに用いる高出力を実際に発生する。

マルチプレクサ出力ＮＲＺ’は次いで差動的にコード化
される。

差動コード化操作は論理１の各入力データ・ビットに対
して出力データに転移を生じさせる。

この操作はデータ自体の絶対値ではなくデータの相対転
移で運ばれるデータ情報を生じ、受信器中の絶対位相基
準の不在のため受信端に存在するデータ不明確性を避け
ることができる。

チャネルＢデータはチャネルＡデータと同様なスクラン
ブリングと差動コード化操作を受ける。

しかしながらチャネルＢには周波数の並進はない。

上述した通常モードの操作に加えて、入力データがスク
ランブラから接続を解かれ、一定の論理レベルに置換さ
れるテスト・モードがある。

これはスクランブラの擬雑音（ＰＮ）列を以後の伝送用
に差動エンコーダへ変更しないまま送ることを可能にす
る。

ＰＮ列はランダム的な性質を有しているが、このパター
ンは決定的であり、ビット・エラーの発生に対して受信
端でビット毎に試験することが可能である。

テスト・モードは内部的に発生された水晶制御のクロツ
クを使用する。

これはテスト・モードの時にスクランブラと差動エンコ
ーダに安定なクロックを与え、入力データ源がない時で
もテストを行なうことを可能にする。

各チャネルには別の発振器が備えられている。

各チャネルには別のスイッチも設けられているため、一
方のチャネルを他方とは独立に試験できる。

チャネルＡのテスト・モードはスイッチをＴＥＳＴ位置
にするか、又はチャネルＡへのデータ入力がない時に付
勢される。

入力信号の損失によりチャネルＡのテスト・モードが付
勢されて受信器へのデータの連続伝送を保証し、ここで
回路は作動時エラーの存在に対してスタッフ・ビットを
監視する。

このようにしてチャネルＡ入力が切離された時でも高作
動時エラー速度は避けうる。

チャネルＢのテスト・モードはスイッチをＴＥＳＴ位置
にすることによってのみ付勢される。

チャネルＢへのデータ入力が除かれると、チャネルＢか
らの出力を実質的に禁止するフエーズ・ロック・ループ
がロックから外れた時にフエーズ・ロック発振器から得
られたクロツクは禁止される。

このようにしてロックから外れたフエーズ・ロック・ル
ープの探索作用による通常のクロツク速度を越えた速度
の出力データの発生は避けうる。

チャネル認識装置は送信されるＡ、Ｂチャネル対受信さ
れるＩ（位相が合っている）Ｑ（４相）チャネル間の受
信器における不明確さを解決する。

測定されているＩ又はＱチャネルが所定量だけ局所的な
基準を越えると、これはＡチャネルとして識別され、そ
れに従って処理される。

この場合測定されていないチャネルはＢチャネルである
と仮定される。

逆に、測定されているチャネルが局所的な基準を一定量
だけ越えていない時には、これはＢチャネルと識別され
、他方のチャネルはＡチャネルであると仮定される。

一旦データのＡ，Ｂチャネルが認識されると、これらは
差動的にコード復号され、Ｂチャネルはデスクランプリ
ング用にデコーダに出力される。

チャネルＡデータがデスクランプリング用にデコーダに
印加される前にチャネルＡデータ速度はその元の速度に
復元され、エンコーダによって挿入されたスタッフ・ビ
ットは除去される。

デコーダはその入力データに対してデスクランプリング
操作を行ない、双極性Ｔ搬送波互換性波形を出力する。

２つのチャネルＡ及びＢはデコーダにより同時に処理可
能である。

デコーダは出力データをその元の型式に復元するために
エンコーダによって行なわれた操作との逆の操作を行な
う，チャネルＡ，Ｂデスクランブラの各々はエンコーダ
装置のスクランブラにより行なわれたコード化操作に対
応して異なるコードを操作する。

デコーダは又チャネルＡ′のスクランブルされたデータ
中のスタッフ・ビットの存在を探知する回路を含む。

一旦スタッフ・ビットが探知されると以後スタッフ・ビ
ットの除去を可能にするため同期パルスが発生される。

スタッフ・ビット探知器は又動作時エラー監視能力を与
えるためにも利用される。

動作時エラー速度が過大（例えば＞１０−４）となると
、両方のチャネルに対して双極性ＰＣＭ出力が禁止され
る。

図面の第１，８，９図を参照すると、第１図は非同期４
相送信器／受信器装置全体の基本的ブロック線図を示し
、第８図は第１図の４相変調器の機能的ブロック線図を
示し，第９図は第１図の４相復調器の機能的ブロック線
図を示す。

独立に調時され互いに同期していない１対のＰＣＭ（パ
ルス・コード変調）データ・チャネルＡ，Ｂはそれぞれ
第２図に詳細に示すエンコーダ１，３に印加される。

エンコーダ１，３はそれぞれコードＡスクランブラ２と
コードＢスクランブラ４を含む。

スクランブラ・コードＡ，Ｂは十分に異なっているため
、スクランブルされたＰＣＭ信号は装置の受信器部分で
区別可能である。

スクランブラは従来設計のものであり、多くの特定形式
を取りうる。

上述したように、スクランブラは本発明に不可欠なもの
ではないが，ある種の実用的利点を与える。

各スクランブラの出力は各ＰＣＭチャネルを４相変調用
に修正するためにそれぞれ１対の２進差動エンコーダ６
，８に印加される。

しかしながらスクランブラ２の出力はチャネルＡのデー
タ速度を変更するデータ速度変更器５を通して印加され
る。

受信器中の２進差動デコーダと結合された２進差動エン
コーダ６，８は各位相の４相チャネル内で２進極性不明
確性の分解を行なう。

２進差動エンコーダそれ自体も従来のものである。

エンコーダ１，３の出力は第８図に詳細に示す４相変調
器１０に印加される。

２つの位相シフタ２１２，２１４の各々は１つのＰＣＭ
チャネルに１より独立に制御される。

各位相シフタを駆動する２進データはスクランブルされ
異なってコード化される。

差動エンコーダ入力の２進数０は対応する位相シフタ出
力に変化を生じない。

２進数１は１８０°の位相シフトを生じる。

位相シフタ２１２，２１４は搬送波発振器２１６とパワ
ー・スプリツタ２１８から得た０°の搬送波に作用する
。

９０°遅延装置２２０は位相シフタ２１４出力を受取っ
て−９０°／＋９０°位相シフト信号を与え、この位相
シフト信号は位相シフタ２１２出力と共に加算器２２２
で加算されて、利用可能な伝送媒体２８と整合するよう
に選択された従来の装置であるパワーアンプそして又は
搬送波周波数変換器２２６への線路２２４上へ４相信号
を与える。

同様に、伝送媒体は受信器フロントエンド・フィルタ、
搬送波周波数変換器及びアンプ３０の形式を決定する。

これらも又従来の通信回路であるブロック３０の出力は
線路３２上を第９図に詳細に示す４相復調器３４へ印加
される。

線路２３２上の受信信号はパワー・スプリツタ２３６と
搬送波再構成ループ２３８に印加される搬送波再構成ル
ープ２３８は受信信号の４つの位相状態の内の１つに対
して一定の位相関係を保持するフエーズ・ロック発振器
を含む。

搬送波再構成ループ発振器の出力は４相信号を復調する
ための位相基準を与える。

パワー・スプリツタ２３６は２つの位相の４相信号の独
立な復調を行なうためそれぞれ位相基準信号（任意の０
°）と−９０°基準信号（９０°遅延部２４４によって
遅延された位相基準信号）を受取る位相探知器２４０，
２４２への印加用に受信信号を分割する。

受信器のこの時点では、位相探知器出力と送信器の４相
変調器への元の入力との間には唯一的な関係はない。

信号の損失又は非常に高い雑音レベルのために搬送波再
構成発振器が位相ロックを失っていなければ搬送波再構
成発振器は４つの可能な位相状態の内の１つに位相ロツ
クし、この位相関係を保持しているためこの不明確性が
発生する。

インフエーズ又はＩチャネルで指示される位相探知器２
４０出力は従来のタイミング再現回路２４６に印加され
てＩチャネル・クロツク・パルスを与え、完全なＩチャ
ネル２進数信号を与える従来のフィルタ及びサンプラ回
路２４８に印加される。

同様に、４相又はＱチャネルで指示される位相探知器２
４２出力はタイミング再現回路２５０とフィルタ及びサ
ンプラ回路２５２に印加される。

１、Ｑチャネル２進数及びクロック信号はチャネル認識
回路６４に印加され、以後それぞれ２進差動デコーダ５
４，５６に印加される。

■チャネルは、例えば、元のＡチャネル、又はＢチャネ
ル又は極性を反転した元のチャネルの一方を表わすチャ
ネル認識回路は各チャネルのデータ速度を見てスイッチ
５８を制御し、チャネルを正しく分類する。

各チャネルの２進差動エンコーダ及びデコ−ダが極性の
不明確性を解消する。

データ速度変更器５９はチャネルＡをその元の速度に復
元する。

次いでチャネルＡ，Ｂは１対のデスクランブラ６０，６
２に印加される。

デスクランブラ６０，６２は送信器部のスクランブリン
グ・コードＡ，Ｂと整合している。

第２図はチャネルＡ，Ｈの送信器エンコーダの機能ブロ
ック線図を示す。

エンコーダは５０％双極性形式のＴ搬送波中のＰＣＭ信
号を受取り、これらに対してスクランブリング及び差動
コード化操作を行ない、各出力は位相変調器を駆動する
のに適した２進数データ流である。

Ａチャネル・エンコーダはデータ速度も変更する。

公称１．５４４Ｍｂ／ｓ 速度の２つの非同期ＰＣＭ
信号源が同時に処理される。

しかしながら本発明はこのようなＰＣＭ源には限定され
ない。

各データ・チャネルからの双極性ＰＣＭデータは各イン
ターフェース段１０２，１２２に結合され、ここで零復
帰（ＲＺ）形式に変換される。

ＲＺ形式のデータは各クロック再現回路１０４，１２４
に、そして更にインターフェース段１０６，１２６に印
加され、このインターフェース段１０６．１２６は再現
されたクロツク信号も受取ってＲＺ形式データを非零復
帰（ＮＲＺ）形式に変換する。

クロツク再現回路１０４，１２４の詳細は第３図と関連
して以下に記述する。

インターフェース段１０２，１０６，１２２，１２６は
従来のもので、この回路の実装は当該技術において公知
である。

第２図のチャネルＡ部を特に参照すると、クロツク再現
回路１０４はＰＣＭ入力信号のクロック速度でｆＩＮ出
力を、そしてＰＣＭ入力信号の２倍のクロツク速度で２
ｆＩＮ出力を与える。

スイッチ１０８は通常クロツク再現回路１０４から２ｆ
ＩＮ出力を受取るように接続されているが、テスト用に
はスイッチは水晶発振器１１０のような局所的クロツク
源に接続される。

スイッチ１０８は２ｆＩＮ信号を第５図に詳細に示すク
ロツク速度並進ループ１１６と２分割ブロック１１２に
印加する。

ブロック１１２の出力はｆＩＮであり、クロック速度並
進ループ１１６、第４図に詳細に示すスクランブラ１１
４、データ速度処理装置１１８に印加される。

クロツク速度並進ループ１１６はｆＩＮ＋ΔｆとΔｆの
速度の２つのクロツク信号出力を与える。

理解されるように、クロツク速度ｆＩＮ＋Δｆはチャネ
ルＡデータの変更クロツク速度である。

スクランブラ１１４は又ブロック１０６からＮＲＺデー
タを受取り、データ速度処理装置１１８へスクランブル
されたＮＲＺ出力を与える。

処理装置１１８はｆＩＮ＋ΔｆとΔｆクロツク信号を受
取り、クロツク速度並進ループ１１６からｆＩＮ＋Δｆ
クロック信号をも受取る２進差動エンコーダ１２０へ印
加するために変更されたクロツク速度のＮＲＺ’で指示
される変更データ出力を与える。

２進差動エンコーダ１２０の出力は第１図の４相変調器
１０に印加される。

第２図のチャネルＢ部を参照すると、ブロック１２６の
ＮＲＺ出力は第４図に詳細に示されるスクランブラ１３
４に印加される。

スクランブラはスイッチ１２８から再現されたクロツク
信号ｆＩＮを、又はテスト・モードでは例えば水晶発振
器であるブロック１３０から局所的なクロック信号を受
取る。

ブロック１３４からのスクランブルされたＮＲＺ出力は
クロツク信号ｆＩＮも受取る２進差動エンコーダ１３８
に印加されて第１図の４相変調器１０への出力を与える
。

第３図はクロツク再現回路１０４，１２４を詳細に示す
。

ＲＺ形式の入力データは当該技術においてリンギングフ
ィルタとしても知られている高Ｑ共振フィルタ１５０に
最初に印加される。

このフィルタは入力に零の列がある時にその共振周波数
で「共鳴」する。

包絡遅延の時定数はＱ／■サイクルである。

従って、約３０のＱで、フィルタ出力がその初期値の１
／ｅに減衰する前に１０個の連続する零が発生可能であ
る。

それ故周波数が相対的に安定な信号がフエーズ・ロック
・ループ１５２へのフィルタ出力に存在する。

ループ１５２は従来のものであり、２で割られて位相探
知器（図示せず）に帰還されるクロツク周波数ｆＩＮの
２倍で動作する電圧制御発振器（ＶＣＯ）を含む従って
、２つの出力２ｆＩＮとｆＩＮが利用可能である。

フィルタ１５０は又、例えばフィルタから得た信号をフ
エーズ・ロック・ループから得たものと比較する比較器
であるインロツク探知器１５４を駆動する。

フエーズ・ロック・ループが入力にロックされた時、例
えば発光ダイオードでもよい表示部１５６に信号が与え
られる。

第４及び１２図は各スクランブラ及びデスクランブラ動
作を詳細に示す。

スクランブラは基本的には擬雑音（ＰＮ）列を発生可能
にする帰還タップを備えた６段シフトレジスタ１６２か
ら構成される。

選択された帰還タップは最大長２Ｎ−１ビット列を生じ
、ここでＮはレジスタの段数である。

この場合Ｎ＝６であるから、列長は６３ビットで帰還タ
ップは段６，１又は段６，１から取られる。

スクランブルされた出力はデータ人入力と帰還シフトレ
ジスタの出力Ｙとのモジューロ２加算である。

ブロック１６０，１６４はモジューロ２加算機能を示す
。

このスクランブルされた出力（Ｘ＋Ｙ）が同様に構成さ
れた帰還シフトレジスタ４０４の入力に直接印加され，
シフトレジスタ出力（Ｙ）が入力とモジューロ２加算さ
れると、スクランブラへの元のデータ入力Ｘが再現され
る。

チャネルＡスクランブラは帰還タツプ６，１を用い、一
方チャネルＢスクランブラはタツプ６，５を用いる。

ブロック４０２，４０６はモジューロ２加算機能を指示
する。

チャネルを唯一的に識別するためのスクランブラの利用
は各データ・チャネルに対して異なる擬雑音（ＰＮ）列
を用いることによってなされる。

データを適正にデスクランブルするためには受信端で反
対の操作を行なわなければならず、これらのデスクラン
ブラはその各々のスクランブラによって発生された唯一
のＰＮ列と矛盾しないように第１２図に示すように構成
される。

第５図はクロツク速度並進ループを詳細に示す。

クロック速度並進ループの目的はｆＩＮ＋Δｆの速度の
出力クロツク信号を与えることにある。

この特定の実施例ではΔｆはｆＩＮ＋２５５である。

Δｆが他の値を取ってもよいことは当業者には明らかで
ある。

速度並進ループは２つの周波数の和を発生する単一側波
帯変調器のデイジタル等価物を含む。

数学的には、この操作は以下の様に表わされる。

ｓｉｎ（ｆＩＮ＋Δｆ）＝ｓｉｎｆＩＮｃｏｓΔｆ＋ｃ
ｏｓｆＩＮｓｉｎΔｆ。

従ってクロツク速度並進ループはΔｆクロツク周波数を
発生し、これにｆＩＮを加算して修正されたクロツク速
度信号ｆＩＮ＋Δｆを与える機能を果たす。

ループは９０°シフト・ブロック１７０へ印加されるｆ
ＩＮ，２ｆＩＮクロック速度信号をその入力に受取り、
ブロック１７０はその出力にＳｉｎ ｆＩＮを与える。

ブロック１７０は例えばデータ入力にｆＩＮを、クロツ
ク入力に２ｆＩＮを受取るＤ型フリツプフロツプである
。

ｆＩＮ 入力クロツクは又２５５分割カウンタ１７４と
排他オアゲート１８０の一方の入力に印加される。

２ｆＩＮクロツク速度入力信号は又２５５分割ブロック
１７６に印加される。

ブロック１７４出力ｆＩＮ＋２５５はブロック１７６の
出力２ｆＩＮ＋２５５をも受取る別の９０°シフト・ブ
ロック１７８に印加される。

ブロック１７８も又Ｄ型フリップフロップである。

ブロック１７８の出力はｓｉｎΔｆであり、排他オアゲ
ート１８０の他方の入力に印加され、従って排他オアゲ
ート１８０はその出力にｓｉｎΔｆｃｏｓ ｆＩＮを与
える。

排他オアゲート１７２はブロック１７０のｓｉｎ ｆＩ
Ｎ出力とブロック１７４からのｃｏｓΔｆ出力ヲ受取り
、加算器１８２にｓｉｎ ｆＩＮｃｏｓΔｆを与え、こ
の加算器１８２は排他オアゲート１８０の出力も受取っ
てｓｉｎ（ｆＩＮ＋Δｆ）と等価な加算項を予える。

この信号は周波数ｆＩＮ＋Δｆの帯域フィルタ１８４に
印加され、瀘波された信号は次いで周波数ｆＩＮ＋Δｆ
の正しいクロック信号をその出力に与える従来のフエー
ズ・ロック・ループ１８６に印加される。

比較器１８８のようなインロツク探知器がループ出力と
入力とを受取り、ループがロック状態にある時を指示す
る信号を与える。

第６図はデータ速度処理装置１１８を詳細に示す。

データ速度処理装置の動作の理解に有用な一連の波形を
示す第７ａ，ｂ，ｃ図も参照する。

データ速度処理装置の目的はクロツク速度ｆＩＮのスク
ランブルされたＮＲＺデータをクロツク速度ｆＩＮ＋Δ
ｆのスクランブルされたＮＲＺデータに変換することで
ある。

これを行なうため，以下で説明するように各２５６番目
のビット毎に「スタッフ」ビット又はΔビットを付加す
る。

スタッフ・ビットは論理「０」であることが望ましいが
論理「１」、又は「１」と「０」の交番、又は他の決定
的パターンでもよいことが当業者には認められる。

スタッフ・ビットはデータのフレームを定義する。

スクランブルされたＮＲＺデータは第１及び第２のフリ
ツプフロツプ１９２，１９４に印加される。

フリツプフロツプ１９２が「偶」データ出力を与え、フ
リツプフロツプ１９４は「寄」データ出力を与えるよう
に２分割カウンタ１９０の出力に与えられるｆＩＮ ク
ロツクの偶及び寄位相によってフリツプフロツプは調時
される。

これらの出力は、フリツプフロツプの偶及び寄データ出
力とスタッフ・ビットから選択する簡単のためスイッチ
として示されているマルチプレクサ１９６に印加される
。

マルチプレクサ又はスイッチはΔｆクロックとｆＩＮ＋
Δｆクロツクを受取るデータ選択論理ブロツク１９８に
よって制御される。

チャネルＡのデータ速度をΔｆ、この例ではｆＩＮ＋２
５５だけ増すためには、元のビットの各々の長さを１＋
２５５だけ短くすることが必要であると認められる。

スイッチ１９６のサンプリングはより速いクロック速度
で行なわれなければならない。

しかしながら、入力のスクランブルされたＮＲＺデータ
が偶及び奇位相に分けられていなければ、サンプリング
点は入力データの遅いクロツク速度に対して摺動し、２
５５ビット期間の終了時には不明確なサンプルを生じる
。

これは第７ａ，ｂ，ｃ図を参照して最も良く理解できる
。

第７Ａ図はフリツプフロツプ１９２，１９４に印加され
る時の例示のスクランブルされたＮＲＺデータを示す。

データの各連続するセルは偶（Ｅ）と寄り）で指示され
る。

ｆＩＮクロツク時間は各データ・セルの幅と等しく，セ
ルＥ１上の３６０°矢印によって指示される。

第７Ａ図の元のデータが迷いクロツク速度ｆＩＮ＋Δｆ
でサンプルされると、各データ・セルに対するサンプル
時間は漸進的に進行する。

これはいく分誇張した方法で第７Ａ図のデータ・セルの
下の矢印で示される。

例えば、第１のサンプル、データ・セルＥ１中のサンプ
ルＳ１はデータ・セルの中央で発生する。

ｆＩＮとｆＩＮ＋Δｆクロツクがこの特定時点で一致し
たものと仮定する。

しかしながら、次のデータ・セルＯ１では、入力クロツ
クｆＩＮに従って取られたサンプルＳ２はデータ・セル
の中央で発生するのに対し、ｆＩＮ＋Δｆクロックに従
って取られたサンプルＳ２′は進行している。

サンプルが連続するデータ・セルで発生し続けるにつれ
て、例えばセルＥ３中でサンプルＳ５′がＥ３とＯ２と
の間の境界で発生し、不明確なサンプリングを起すまで
ｆＩＮ＋Δｆクロツク・サンプルはデータ・セル中を漸
進的により早く発生する。

サンプル点Ｓ５からサンプル点Ｓ５′までの偏位は単に
１８０°シフトである。

サンプル点が全３６０°域を通してシフトすることは明
らかである。

すなわち、２５６ビット期間を通して、入力クロツク速
度ｆＩＮに対する速いクロツクｆＩＮ＋Δｆとの間に３
６０°のずれがある。

増加したｆＩＮ ＋Δｆサンプリング速度によるこのサ
ンプリング問題に打ち勝つためには、スクランブルされ
たＮＲＺデータを第７Ｂ，７Ｃ図に示すように偶及び奇
ビット流に分ける。

こうすることにより、３６０°期間に渡る可能なサンプ
ル時間の範囲はビット・セルの幅内に完全に含められる
。

これは波形７Ｂのビット・セルＥ１を参照して概略的に
図示されている。

従って、第６図のデータ選択スイッチ又はマルチプレク
サ１９６はフリツプフロツプ１９２，１９４から偶及び
奇データ・ビット流を交互にサンプルして２５５ビット
の情報データを与え、次いで実時間で２５６番目のビッ
トとしてスタッフ・ビット又はデルタ・ビットを付加す
る。

第７Ｄから７Ｈ図は第６図の主題事項の理解に有用な′
別のタイミング波形を示す。

これらの図面は２フレーム間隔の間の５部分における相
対的タイミングを示す。

元のクロツクｆＩＮが参照用に示されている。

直列データ（スクランブルされたＮＲＺ形式）がＢ１か
らＢ５１０と名付けたビット・セルとして概略的に示さ
れている。

同様に、奇（フリツプフロツプ１９４から）と偶（フリ
ツプフロツプ１９２から）ビット・セルはそれぞれＢ１
からＢ５０９（奇数）とＢ２からＢ５１０（偶数）と名
付けられている。

ΔｆとｆＩＮ＋Δｆクロツク・パルスが示されている。

データ選択論理部１９８内では、「奇付勢」及び「偶付
勢」パルスがｆＩＮ＋Δｆクロツクから得られる。

「スタッフ付勢」パルスはΔｆクロック・パルスの発生
後にｆＩＮ＋Δｆクロツクから得られる。

奇／偶付勢パルスはスタッフ付勢パルスの間は禁止され
る。

データのサンプリングはクロツク・パルスの正移行縁で
行なわれる。

従って、例えば奇付勢が高状態の時に正移行クロツク（
ｆＩＮ＋Δｆ）パルスで奇ビットＢ５０９がサンプルさ
れる。

各々のビット・セル内のＢ５０９及びＢ１サンプルの相
対的シフト位置（矢印と破線で示す）に注意されたい。

これらの位置はフレームを通してサンプリング点の極端
な所にあり、不明確なサンプルを避けるようにビット・
セルの十分内にある。

第６図の正確な論理配置はこれら教示の範囲内で多くの
形式を取り得ることは当業者には明らかである。

チャネルＡからのデータのクロツク速度を増すために様
々な他の装置を備えうろことが当業者には明らかである
。

例えば、データを第１の速度で読込んで、第２の速度で
読出す単数又は複数個のメモリを設けてもよい。

本発明は本明細書で開示したようなクロツク速度を増す
特定の装置に限定されない。

第１０図を参照すると、第１図の非同期４相受信器のチ
ャネル認識回路とデータ速度変更器が詳細に示されてい
る。

チャネル認識回路６４は送信したＡ，Ｂチャネル対受信
したＩ（インフエーズ）、Ｑ（４相）チャネル間の受信
器における不明確性を解消する。

チャネル認識回路は基準に対するＩ又はＱチャネル・デ
ータ速度の相対タイミングを測定することによりこれを
行なう。

測定しているＩ又はＱチャ・ネルが一定量だけ基準を越
えた場合、これはＡチャネルとして識別されてこれに従
って処理される。

この場合、測定されていないチャネルはＢチャネルであ
ると仮定される。

逆に、測定されているチャネルが一定量だけ基準を越え
ていない場合には、これはＢチャネルとして識別され、
他方のチャネルはＡチャネルであると仮定される。

一旦データのＡ，Ｂチャネルが認識されると、Ｂチャネ
ルは異なってコード復号され、以後デスクランブルされ
る。

Ａチャネルはデータ速度変更器５９に印加され、その元
の速度に復元されて、送信器によって挿入されたスタッ
フ・ビット又はデルタ・ビットを信号がデスクランブラ
に印加される前に除去する。

基準は標準的には局所的なクロツク基準であるが、２つ
のチャネルＩ，Ｑのクロックを互いに比較しても良い。

チャネル認識回路６４はスイッチ制御論理部３０２に印
加される２倍の周波数のＩ，Ｑチャネル・クロツク信号
を受取る。

Ｉ又はＱクロックのどちらかを試験するが、試験される
チャネルはそれが監視される前に論理部３０２に印加さ
れるインロツク信号によって決定されるような正しいデ
ータを有しなければならない。

例えば、３．０８８ＭＨＺのｆＩＮクロツク周波数（チ
ャネルＢクロック周波数）の２倍で動作する水晶発振器
がカウンタ３０６へクロツク信号を印加する。

カウンタ３０６は２０４８分割カウンタであり、カウン
タ３０４をリセットする基準を与える。

修正されたタイミング対２５６＋２５５の因数で拡大さ
れたものとの間を区別する必要がある。

２０４８のカウントを越えたこのスケーリングの量は約
２０５６又は余分な約８カウントのカウントを生じる。

監視されているチャネルが２０５２を越えた場合、すな
わち２０４８カウントの基準間隔を４カウント余分に越
えた場合にはチャネルＡへの決定がなされる。

２０５２に等しいか又はそれ以下のカウントはチャネル
Ｂの決定を下る。

従って、カウンタ３０４はＩ又はＱクロツク入力によっ
て調時され、カウントのコード復号された出力は論理部
３０２に印加され、論理部３０２は２０５２カウントを
探し、カウンタ３０６からの２０４８基準カウントの前
に該カウントを受取った場合にはチャネルＡを決定し、
カウンタ３０４からの２０５２カウントの前に基準カウ
ントを受取った場合にはチャネルＢを決定し、これによ
り決定を行なってチャネル分類スイッチ５８への制御信
号を与える発振器３０８により与えられる基準信号は代
りに他方のチャネルからのクロツク信号であってもよい
ことが認められる。

スイッチ５８からのチャネルＢ出力はＮＲＺデータとク
ロツク信号を差動デコーダ３１４に印加することによっ
て異なってコード復号され、デコーダ３１４の出力は後
述する第１１図に示す別の回路に印加される。

上述した実施例は周波数弁別器の機能のデイジタル的実
装であることが明らかである。

この機能はアナログ弁別器又は単一側波帯変調器を用い
るようにして他の方法でも実装可能である。

チャネルＡ ＮＲＺ’データとクロツクはさらに差動デ
コーダ３１６に印加される。

コード復号されたＮＲＺ’データとチャネルＡクロック
はデータ速度変更回路５９に印加される。

回路５９は装置の送信器部分のデータ速度変更器５の逆
機能を果たす。

すなわち、これはチャネルＡ情報のデータ速度を２５５
＋２５６の因数だけ減ずる。

これは又スタッフ・ビット又はΔビットを除去し、元の
調時されたチャネルＡデータ信号を与える。

データ速度変更器５９はチャネルＡ２倍周波数クロツク
信号と又差動デコーダ３１６の出力を受取る。

送信器回路と同様な速度並進ループを用いてスタッフ・
ビットの除去に必要な量だけタイミングを遅らせる。

２倍周波数クロツク信号２ｆ’（ここでｆ′はｆＩＮ＋
Δｆ）は２分割ブロック３１７と９０°シフト・ブロッ
クに印加され、この９０°シフト・ブロックは第５図の
ようにＤ型フリツプフロツプであり、排他オアゲート３
１８へｓｉｎｆ出力を与える。

ｆ′クロックは２５６分割カウンタ３２２、さらにｃｏ
ｓｆ´信号として排他オアゲート３２０に印加される。

分割器３２２はｃｏｓΔｆとＳｌｎΔｆ′出力を各排他
オアゲート３１８，３２０に与える。

ゲート３１８の出力はｓｉｎ ｆ’ｃｏｓΔｆ′であり
、ゲート３２０の出力はｃｏｓ ｆ´（−ｓｉｎΔｆ´
）である。

これら２つの信号は信号ｓｉｎ（ｆ’−Δｆ’）を帯域
フィルタ３３０に印加する加算器３２４で加算される。

数学的にはこの操作は（ｓｉｎ ｆ´） （ｃｏｓΔｆ
’）−（ｃｏｓ ｆ´） （ｓｉｎΔｆ’）＝ｓｉｎ（
ｆ´−Δｆ’）に対応する。

Δｆ’＝ｆ’＋２５６でｆ′−Δｆ′は２５５＋２５６
×ｆ’であるから、これは修正されたＡチャネルを元の
Ａ速度に復元するのに要する周波数減少の正確な量であ
る。

フィルタ３３０の出力はフエーズ・ロック・ループ３３
２に印加され、このフエーズ・ロック・ループ３３２は
瀘波された信号にロックして所要速度ｆＩＮのクロツク
を発生する。

ロック探知器又は比較器３３４はループ入力と出力を見
てロック状態を指示する信号を与える。

スタッフ・ビットも除去せねばならず、データはｆＩＮ
の遅いＡ速度で再調時される。

スタッフ・ビットの存在と位置及び修正Ａチャネルの直
列データ流は後述する第１１図の１部を形成する回路に
よって決定される。

周期的スタッフ・ビットが発生する時を定めるためΔビ
ット同期パルスが発生される。

このパルスはカウンタ３２２に印加され、２５６分割カ
ウンタをリセットするため、カウンタ・オーバーフロー
はスタッフ・ビットの発生に対して一定の時間的関係を
有する。

スタッフ・ビットを除く全てのデータ・ビットがサンプ
ルされ、これはデータ流からスタッフ・ビットを実質的
に削除する。

デマルチプレクサ制御部３２６はデマルチプレクネ３２
８を制御するため遅いクロツクとカウンタ３２２からの
出力を受取る。

デマルチプレクサはスタッフ・ビットを除く全てのビッ
トをサンプルし、これにより出力データ流から実質的に
スタッフ・ビットを削除する。

次いでサンプル・ビットは遅いデータ速度でデマルチプ
レクサ３２８に含まれるフリツプフロツプ中に再調時さ
れて入れられ、バツファされ、第１１図の回路に印加さ
れる。

第１０ｂから１０ｄ図は第１０ａ図、特にデマルチプレ
クサ３２８とデマルチプレクサ制御部３２６に関する理
解に有用な様々なタイミング波形を示す。

第７ｄから７ｈ図で行なったように、第１０ｂからｄ図
は２フレーム期間の間の各部分の相対的タイミングを示
す。

差動デコーダからのＮＲＺ’データはビット・セルＢ１
からＢ５１１に加えるスタッフ・ビット・セル（Ｂ２５
６とＢ５１２）として示されている。

速いクロツクｆ′＝ｆＩＮ＋Δｆがビット・セルの上に
示されている。

第１１図からのΔビット同期パルス（固有の回路遅延に
より半クロック・パルス遅延されている）が２５６カウ
ンタ３２２をリセットする。

カウンタ期間はセル１から２５６として示され、「０」
セルがリセット時に発生する。

カウンタは２つのΔｆ′出力（Δｆ’＝ｆ’＋２５６＝
（ｆＩＮ＋Δｆ）＋２５６）を与え、その内の一方が第
１０ｂ−１０ｄ図に示されている。

ＮＲＺ’データは第６図のような方法でデマルチプレク
サ３２８で奇及び偶流に分割される（第１０ａ図には示
されていない）。

デマルチプレクサ制御部３２６はＰＬＬ３２２から元の
ｆＩＮクロツクを受取り、Δビット・パルスによって禁
止される図示されているような「偶付勢」及び「奇付勢
」パルスを発生する。

従って、正移行ｆＩＮクロック・パルスと奇又は偶付勢
パルスの発生は奇及び偶ＮＲＺ’データのサンプリング
を生じ、これにより元のチャネルΔ速度での出力データ
を与える。

セルＢ２５４とＢ２中のサンプルの相対位置（矢印と破
線で示す）に注意されたい。

第７ｄ図のように、これらはビット・セル内のサンプル
点位置の極端な例である。

第１１図の詳細を参照すると、第１０図のデータ速度変
更器５９へスタッフ・ビット又はデルタ・ビット同期パ
ルスを与えるスタッフ・ビット探知器がチャネルＡ及び
チャネルＢのデスクランブラとＮＲＺ−極性形式変換器
と共に示されている。

又、スタッフ・ビットが探知されなかった時にチャネル
Ａ及びチャネルＢ出力を禁止するエラー探知回路も示さ
れている。

スタッフ・ビット探知器は修正された（すなわち速い）
チャネルＡスクランブル・データとｆ′速度のチャネル
Ａクロツク信号を受取る。

スタッフ・ビットはチャネルＡデータ・ビットの２５５
毎の後に挿入された論理０であることが望ましいことを
想起されたい。

基本的には、受信したデータ・ビットを正確に２５６ク
ロック間隔の間遅延したものと比較し、間隔を置いたど
のビットが矛盾なく論理０であるかに注意することによ
ってスタッフ・ビットは探知される。

データを遅延するために２５６ビット・シフトレジスタ
３５４を用いる。

他の２５６ビット・シフトレジスタをスタッフ・ビット
の探索、獲得、追跡に用い、追跡レジスタとして参照さ
れる。

スタッフ・ビット探知器は探索、獲得、追跡の３モード
で動作する。

探索モードはデータの１フレームをシフトレジスタ３５
４に記憶されたデータの以前のフレームとビット毎に比
較し、どのビットがスタッフ・ビットの基準を満たして
いるかに関する情報をシフトレジスタ３５２に入れる。

スタッフ・ビットによって定義されるフレームは２５６
ビットのデータから構成される。

探索モードに入る前には追跡レジスタ３５２の全セルは
空でなければならない。

与えられるランダムなデータのため平均してセルの１／
４６４が１フレーム探索の間に満たされる。

１フレーム探索モードに続いて、シフトレジスタ３５２
中の別なセルが満たされない獲得モードに入る。

代りに、ビット比較器が各連続するフレームでスタッフ
・ビット基準を満たし続けるという条件下で探索モード
の間に満たされたセルが残ることが可能である。

この基準を満足しないと以前に満たされたセルはクリア
される又は空にされる。

獲得モードは単一のセルのみが満たされて残るまで必要
なだけ多くのデータ・フレームの間続けられる。

このセルとその位置がスタッフ・ビットに対応する。

平均して、ランダム・データのため満たされているセル
の半分が獲得モードの間連続する各フレームでクリアさ
れる。

例えば、探索モード・データの１フレームの間に１２８
個のセルが満たされていたとすると、獲得モードのデー
タの第１フレームの後に６４個のセルがクリアされ（平
均して）、６４個のセルが依然として満たされたまま残
る。

データの第２フレームに続いて平均して３２個のセルが
満たされたまま残り、第３フレーム後には１６個のセル
が残り、獲得モードのデータの第７フレームの後に単一
セルまで収束する。

データの各フレームの後にスタッフ・ビット基準を満た
していないセルをクリアすることによる獲得モードはス
タッフ・ビットが存在する時には実際のスタッフ・ビッ
トへの収束を保証する。

最後に、スタッフ・ビットに対応する単一のセルのみが
追跡レジスタ中で満たされたまま残る。

これが起ると獲得モードは停止し、追跡モードが始まる
。

スタッフ・ビットに収束する平均獲得時間は約１．５ｍ
ｓである。

４ｍｓ以内でスタッフ・ビットを得る僅率は０．９９９
９より大きい。

追跡モードの間スタッフ・ビットに対応する単一セルは
追跡レジスタ中を循環することが可能である。

加えて、ビット比較器３５６はスタッフ・ビット基準に
従ってデータの新たなフレームの各々を連続的に試験し
、この比較器からの出力は追跡レジスタ中の循環ビット
により決定されるスタッフ・ビット時間のクロツクを発
生する。

比較器出力がスタッフ・ビット基準を満たしている場合
にはこのクロツクはアツプ／ダウン・カウンタ３６８を
増し、そうでない場合にはカウンタは減らされる。

探索及び獲得モードの間カウンタはリセット状態にクラ
ンプされ、追跡モードでのみカウントが可能である。

カウンタは既に１５のフルスクール・カウントにない限
り増加可能である。

逆に、零より大きいカウントを含んでいる限り減少可能
である。

このようにしてオーバーフローとアンダーフローを避け
ている。

このカウンタは、スタッフ・ビット期間の間にビット・
エラーが発生する雑音の多い環境下でさえスタッフ・ビ
ットを追跡可能にする能力を与える。

スタッフ・ビット探知器を追跡モードから探索モードに
変更させるためには３３％を越えるビット・エラー率が
必要である。

カウンタが零まで減少した場合、スタッフ・ビットに対
応する追跡レジスタ３５２中のセルはもはや循環可能で
はなく、その代りにクリヤされる。

一度クリヤされると追跡レジスタの全セルは空で、この
状態は探索モードの始動を開始する。

追跡レジスタの循環ビットは第１０図のデータ速度変更
器を同期するタイミング・パルスとして用いられる。

このパルスは「Δビット同期」と呼ばれる。

追跡レジスタ３５２中の満ちたセルの数はスタツフ・ビ
ット探知器の動作モードを決定する。

シフトレジスタ・モニタ３６６はレジスタ３５２の内容
に応じて３つの出力を有する。

２５６個のセルの各々が空の場合、正確にデータの１フ
レームに渡る探索モードが開始され、スタッフ・ビット
候補者であるセルを満たす。

これはＡＮＤゲート３５８に論理「１」を印加するモニ
タ３６６によって行なわれる。

１個以上のセルが満ちている時には連続するデータのフ
レームを通して連続的に繰返される獲得モードが実施さ
れる。

このモードに対してモニタ３６６はＡＮＤゲート３６０
へ論理「１」を印加する。

各サイクルの間追跡レジスタの全ての満ちたセルはスタ
ッフ・ビット基準に従って連続してその対応する受取っ
たデータ・ビットに対して試験される。

単一の満ちたセルに収束するまで試験に失敗した満ちた
セルは空にされる。

単一のセルのみが満ちている時、追跡モードに入り、ス
タッフ・ビットが見出されたものとみなされる。

この場合モニタ３６６はカウンタ３６８を付勢する。

モニタ３６６は追跡レジスタ３５２のセル状態を監視す
る２段シフトレジスタ（図示せず）を含む。

追跡レジスタ中の各満ちたセルはフレーム当り１回リセ
ットされる２段シフトレジスタのシフト・クロツクを発
生する。

各フレームの終了時に２段シフトレジスタの状態がサン
プルされ記憶される。

デコード・ゲート（図示せず）は２５６ビット・フレー
ム間隔の間に２段シフトレジスタが０個、１個又は１個
以上のシフト・クロックを受取ったかどうかを決定する
。

記憶されるこの情報はスタッフ・ビット探知器が次のフ
レーム間隔の間探索、獲得、又は追跡モードのどのモー
ドで動作するかを決定する。

オプションの特徴として、作動時エラー発生器３７２も
モニタ３６６の追跡モード出力とアツプ／ダウン・クロ
ツク発生器３７０のダウン・カウントを受取る。

モニタ３６６からの出力はエラーのない状態を示し、一
方クロツク発生器３７０からのダウン・カウントはエラ
ーを指示する。

所定数のエラーが選択された時間の間に発生すると、エ
ラー率モニタ３７８が短時間の間ワンショット３８０を
トリガする。

ビット・エラー率が１万ビット当り１回を越えている限
りワンショットは連続的に再トリガされる。

第２の再トリガ可能なワンショット３７４は個々のエラ
ー・パルスによってトリガされ、装置操作員によって観
測されるＬＥＤ指示器３７６をオンにする１／４秒長の
パルスを発生する。

作動時エラー・パルスは連続するスタッフ・ビットの比
較から得られるため、１つのスタッフ・ビット位置に発
生するエラーは２つの作動時エラー・パルスを生じる。

ワンショット３８０の出力は、手動禁止信号である他の
源からも別の入力を受取るＯＲゲート３８２に印加され
る。

出力データを禁止するためＯＲゲート３８２の出力はブ
ロック３９０，３９８に印加される。

第１１図に示す装置の残部はチャネルの各々のスクラン
ブルされたデータとクロック信号を受取るチャネルＡ，
Ｂのデスクランブラ３８４，３９２を含む。

スクランブラは装置の送信部のスクランブル・コードに
整合されている。

テスト・モード探知器３８６，３９４は各スクランブラ
装置に接続され、上述したように装置がテスト・モード
にある時に指示器３８８，３９６に視覚表示を与える。

デスクランブラの出力は、チャネルの各クロツク信号を
受取るＮＲＺ−双極性形式変換器３９０，３９８に印加
される。

ブロック３９０，３９８の出力は初期チャネルＡ及びチ
ャネルＢ ＰＣＭデータである。

本発明を実施する最良のモードを本明細書で開示したが
、本発明の範囲から逸脱することなく開示した実施例を
修正しうろことは当業者には明らかである。

本発明は従って添附した特許請求の範囲によってのみ限
定されるべきである。

【図面の簡単な説明】

第１図は非同期４相通信装置全体のブロック線図である
。 第２図は第１図のエンコーダ部のブロック線図である。 第３図は第２図のクロツク再現回路のブロック線図であ
る。 第４図は第１，２図のスクランブラのブロック線図であ
る。 第５図は第２図のクロック速度並進ループのブロック線
図である。 第６図は第２図のデータ速度処理装置のブロック線図で
ある。 第７ａから７ｈ図は第６図のデータ速度処理装置の理解
に有用なタイミング線図である。 第８図は第１図の４相変調器のブロック線図である。 第９図は第１図の４相復調器のブロック線図である。 第１０ａ図は第１図の非同期４相受信器のチャネル認識
回路とデータ速度変更器のブロック線図である。 第１０ｂから１０ｃ図は第１０ａ図の理解に有用なタイ
ミング線図である。 第１１ａから１１ｂ図は第１図の非同期４相受信器のデ
ルタ又はスタッフ・ビット探知器、エラー探知器，デス
クランブラ、及び形式変換器のブロック線図である。 第１２図は第１図のデスクランブラのブロック線図であ
る。 １，３・・・・・・エンコーダ、２，４・・・・・・ス
クランブラ、５・・・・・・データ速度変更器、６，８
・・・・・・２進差動エンコーダ、１０・・・・・・４
相変調器、３４・・・・・・４相復調器、５４，５６・
・・・・・２進差動デコーダ，６０，６２・・・・・・
デスクランブラ、６４・・・・・・チャネル認識回路。

Claims (1)

1. 【特許請求の範囲】 １ 伝送媒体を介して単一の４相変調搬送波上で２つの
   独立に調時された２進データ信号を伝送する通信装置に
   おいて、 （イ）前進２つの独立に調時された２進データ信号を受
   け、前記信号の夫々の独立なタイミングを保持しながら
   、前記信号の一方のデータ速度を変えてデータ速度を変
   えた信号とデータ速度を変えない信号とを連続的に区別
   し、前記信号を別々に差動的にエンコードするエンコー
   ダ装置と、 （ロ）前進エンコーダ装置から前記の独立に調時されか
   つエンコードされたデータ信号を受け、前記信号に従っ
   て４相変調された搬送波信号を発生する装置と、 （ハ）前記４相変調搬送波信号を前記伝送媒体に印加す
   る装置と、 （ニ）前記伝送媒体から前記４相変調搬送波信号を受け
   、該搬送波信号を４相復調して第１及び第２の復調信号
   を供給する装置と、 （ホ）前記第１及び第２の復調信号を受け、そのデータ
   速度が変えられているか否かにより、前記第１及び第２
   の復調信号が夫々前記２つの独立に調時された２進デー
   タ信号の何れに対応するかを認識する認識装置と、 （ヘ）前記第１及び第２の復調信号を受け、前記認識装
   置の認識に応じて、前記第１及び第２の復調信号のうち
   データ速度が変えられていないものを差動デコードし前
   記２つの独立に調時された２進データ信号のうちのデー
   タ速度が変えられていない信号に対応する第３の信号と
   して供給し、前記第１及び第２の復調信号のうちデータ
   速度が変えられているものを差動デコードしかつそのデ
   ータ速度をもとのデータ速度に戻して前記２つの独立に
   調時された２進データ信号のうちのデータ速度が変えら
   れている信号に対応する第４の信号として供給する装置
   と、を有する単一の４相変調波搬送波上で２つの独立に
   調時された２進データ信号を伝送する通信装置。