JPS588773B2 - デイジタルチユ−ナ - Google Patents
デイジタルチユ−ナInfo
- Publication number
- JPS588773B2 JPS588773B2 JP52109323A JP10932377A JPS588773B2 JP S588773 B2 JPS588773 B2 JP S588773B2 JP 52109323 A JP52109323 A JP 52109323A JP 10932377 A JP10932377 A JP 10932377A JP S588773 B2 JPS588773 B2 JP S588773B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- output
- preset range
- sweep
- count
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
- H03J7/18—Automatic scanning over a band of frequencies
- H03J7/20—Automatic scanning over a band of frequencies where the scanning is accomplished by varying the electrical characteristics of a non-mechanically adjustable element
- H03J7/28—Automatic scanning over a band of frequencies where the scanning is accomplished by varying the electrical characteristics of a non-mechanically adjustable element using counters or frequency dividers
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】
本発明はデイジタルチューナに関し、掃引周波数の切換
えを簡単な回路で制御するようにしたものである。
えを簡単な回路で制御するようにしたものである。
第１図は従来のデイジタルチューナを示すものである。
第１図において、パルス発生器１から出力される掃引パ
ルスは、掃引命令に従って開かれるゲート２を介してア
ツプダウンカウンタ３に供給される。
ルスは、掃引命令に従って開かれるゲート２を介してア
ツプダウンカウンタ３に供給される。
カウンタ３は掃引パルスによってカウントを開始し、そ
の出力であるたとえば８ビットの出力をＰＬＬ部４と表
示器５に供給する。
の出力であるたとえば８ビットの出力をＰＬＬ部４と表
示器５に供給する。
そしてＰＬＬ部４で受信周波数を自動掃引し、表示器５
で受信周波数を表示する。
で受信周波数を表示する。
一方、上記８ビットの出力はそれぞれ周波数帯域の上限
と下限を検出する検出回路６，７にも供給され、アップ
カウントの場合には上限検出回路６で受信帯域の上限の
周波数を検出し、その下限周波数データをスイッチ回路
８を介してカウンタ３のプリセット入力に供給する。
と下限を検出する検出回路６，７にも供給され、アップ
カウントの場合には上限検出回路６で受信帯域の上限の
周波数を検出し、その下限周波数データをスイッチ回路
８を介してカウンタ３のプリセット入力に供給する。
また、ダウンカウントの場合には下限検出回路７で受信
帯域の下限周波数を検出し、その上限周波数データをス
イッチ回路８を介してカウンタ３のプリセット入力に供
給する。
帯域の下限周波数を検出し、その上限周波数データをス
イッチ回路８を介してカウンタ３のプリセット入力に供
給する。
なお、９はカウンタ３とスイッチ回路８をアップカウン
ト、ダウンカウントに応じて切換える制御回路である。
ト、ダウンカウントに応じて切換える制御回路である。
このようにすれば、日本のＦＭ受信周波数帯（およそ７
６．０ ＭＨｚから９０．０ＭＨｚに設定されている
）を自動掃引する際に、たとえばアップカウントであれ
ば７ ６． ０ ＭＨｚ から９ ０． ０ ＭＨｚ
に向かって掃引してゆき、９０．０ＭＨｚになったこと
を上限検出回路６で検出して、その出力をカウンタ３の
プリセット入力に供給することにより、９ ０． ０
ＭＨ ｚ から７６．０ＭＨｚに切換え、再び９０．０
ＭＨｚに向って掃引を開始することができる。
６．０ ＭＨｚから９０．０ＭＨｚに設定されている
）を自動掃引する際に、たとえばアップカウントであれ
ば７ ６． ０ ＭＨｚ から９ ０． ０ ＭＨｚ
に向かって掃引してゆき、９０．０ＭＨｚになったこと
を上限検出回路６で検出して、その出力をカウンタ３の
プリセット入力に供給することにより、９ ０． ０
ＭＨ ｚ から７６．０ＭＨｚに切換え、再び９０．０
ＭＨｚに向って掃引を開始することができる。
ダウンカウントの場合にも同様に動作さげることができ
る。
る。
しかしながら、このように構成した場合には、受信周波
数を高い方へ掃引する場合と低い方へ掃引する場合とで
それぞれ上限と下限の両方に検出回路６，７を設けなけ
ればならず、また７６．０ＭＨｚや９０．０ＭＨｚとい
う数値に対応する出力を検出するためには、８ビットの
出力のほとんどのビットの変化を検出しなければならな
いから、回路構成が複雑になるという問題がある。
数を高い方へ掃引する場合と低い方へ掃引する場合とで
それぞれ上限と下限の両方に検出回路６，７を設けなけ
ればならず、また７６．０ＭＨｚや９０．０ＭＨｚとい
う数値に対応する出力を検出するためには、８ビットの
出力のほとんどのビットの変化を検出しなければならな
いから、回路構成が複雑になるという問題がある。
しかも，このように受信周波数帯域の上限や下限を直接
検出して掃引切換えを行なうためには、必ずプリセット
入力のあるカウンタを使用しなければならないという制
限もある。
検出して掃引切換えを行なうためには、必ずプリセット
入力のあるカウンタを使用しなければならないという制
限もある。
本発明はこのような従来の問題点を解決するようにした
デイジタルチューナを提供するものである。
デイジタルチューナを提供するものである。
以下、本発明の一実施例について第２図とともに説明す
る。
る。
第２図において、１０．１１；はそれぞれ低い周波数の
掃引パルスと高い周波数の掃引パルスを出力するパルス
発生器、１２はそれらのパルスを切換えるスイッチ回路
、１３は掃引命令により開かれるゲート回路、１４はア
ツプダウンカウンタ、１５．１６はその出力により駆動
されるＰＬＬ部および表示器、１７はカウンタ１４のカ
ウント数が予め設定された範囲外になったことを検出す
る検出回路、１８はカウンタ１４のアップカウントとダ
ウンカウントを切換える制御回路である。
掃引パルスと高い周波数の掃引パルスを出力するパルス
発生器、１２はそれらのパルスを切換えるスイッチ回路
、１３は掃引命令により開かれるゲート回路、１４はア
ツプダウンカウンタ、１５．１６はその出力により駆動
されるＰＬＬ部および表示器、１７はカウンタ１４のカ
ウント数が予め設定された範囲外になったことを検出す
る検出回路、１８はカウンタ１４のアップカウントとダ
ウンカウントを切換える制御回路である。
なお、ここでは説明の便宜上カウンク１４は受信周波数
１００ＫＨｚごとに１カウントするものとし、１０の桁
はバリナリ、１の桁はＢＣＤで構成されて１６０カウン
トまでカウントするとＯカウントに復帰するものとする
。
１００ＫＨｚごとに１カウントするものとし、１０の桁
はバリナリ、１の桁はＢＣＤで構成されて１６０カウン
トまでカウントするとＯカウントに復帰するものとする
。
すなわち、ＦＭ放送周波数帯の７ ６． ０ ＭＨ ｚ
から９ ０． ０ ＭＨｚまでの１４ＭＨｚを１００Ｋ
Ｈｚごとに１４０カウントし、１６０カウント以上にな
るとオーバーフローしてＯカウントに復帰するものとす
る。
から９ ０． ０ ＭＨｚまでの１４ＭＨｚを１００Ｋ
Ｈｚごとに１４０カウントし、１６０カウント以上にな
るとオーバーフローしてＯカウントに復帰するものとす
る。
上記構成において、まず７ ６． ０ ＭＨｚから順次
周波数の高い方向へ掃引する場合を考える。
周波数の高い方向へ掃引する場合を考える。
この場合、制呻回路１８からの信号によってカウンタ１
４はアップカウント状態に設定され、掃引命令によりゲ
ート１３が開くとパルス発生器１０から低い周波数の掃
引パルスが供給される。
４はアップカウント状態に設定され、掃引命令によりゲ
ート１３が開くとパルス発生器１０から低い周波数の掃
引パルスが供給される。
このため、カウンタ１４は７ ６． ０ ＭＨ ｚから
１ ０ ０ ＫＨｚごとに１カウントづつカウントし、
８ ９．９ ＭＨｚ まで掃引したとき１３９カウント
に達する。
１ ０ ０ ＫＨｚごとに１カウントづつカウントし、
８ ９．９ ＭＨｚ まで掃引したとき１３９カウント
に達する。
そして１４０カウント目に入った瞬間にカウンタ１４の
出力変化を検出回路１７で検出し、その出力でスイッチ
回路１２を切換え、パルス発生器１１からの高い周波数
のパルスをカウンタ１４に供給する。
出力変化を検出回路１７で検出し、その出力でスイッチ
回路１２を切換え、パルス発生器１１からの高い周波数
のパルスをカウンタ１４に供給する。
このため、カウンタは１４０カウントから１５９カウン
トまでを一瞬のうちにカウントし、１６０カウント目に
入った瞬間にＯカウントに復帰する。
トまでを一瞬のうちにカウントし、１６０カウント目に
入った瞬間にＯカウントに復帰する。
そして０カウントに復帰すると、カウンタ１４の出力も
１４０カウント以下の範囲内になるから、検出回路１７
の出力によりスイッチ回路１２は再びパルス発生器１０
側に切換えられ、カウンタ１４は再び７ ６． ０ Ｍ
Ｈｚから９ ０． ０ ＭＨ ｚ に向ってカウントを
開始する。
１４０カウント以下の範囲内になるから、検出回路１７
の出力によりスイッチ回路１２は再びパルス発生器１０
側に切換えられ、カウンタ１４は再び７ ６． ０ Ｍ
Ｈｚから９ ０． ０ ＭＨ ｚ に向ってカウントを
開始する。
ここで、範囲列の検出は第３図に示すようにＬ位３ビッ
トの検出だけで実現できる。
トの検出だけで実現できる。
一方、９０．０ＭＨｚ から順次周波数の低い方へカウ
ントする場合は、カウンタ１４がダウンカウント状態に
設定されるだけで、その他の動作は上述のアップカウン
トの場合と同様である。
ントする場合は、カウンタ１４がダウンカウント状態に
設定されるだけで、その他の動作は上述のアップカウン
トの場合と同様である。
このように、本発明によれば、カウンタのカウント数が
予め設定された範囲を越えたかどうかを検出するだけで
掃引周波数の切換えを実現することができるから、従来
のように周波数の上限と下限とを別々に検出するものに
比べて回路構成を簡略化することができる。
予め設定された範囲を越えたかどうかを検出するだけで
掃引周波数の切換えを実現することができるから、従来
のように周波数の上限と下限とを別々に検出するものに
比べて回路構成を簡略化することができる。
また、従来のようにした場合には、上限あるいは下限を
達したことを検出するために８ビットあるいは４ビット
等の出力のほとんどのビットについて検出する必要があ
るが、本発明によれば予め設定された範囲を越えたこと
を示すビットのみを検出すればよく、しかもプリセット
入力のないカウンタで構成することができるから、この
意味でも回路構成を簡略化することができる。
達したことを検出するために８ビットあるいは４ビット
等の出力のほとんどのビットについて検出する必要があ
るが、本発明によれば予め設定された範囲を越えたこと
を示すビットのみを検出すればよく、しかもプリセット
入力のないカウンタで構成することができるから、この
意味でも回路構成を簡略化することができる。
第１図は従来のデイジタルチューナを示すブロック図、
第２図は本発明の一実施例を示すブ爾ツク図、第３図は
その動作説明図である。 １０．１１……パルス発生器、１２……スイッチ回路、
１３……ゲート回路、１４……カウンタ、１５……ＰＬ
Ｌ部、１６……表示器、１７……検出回路、１８……制
御回路。
第２図は本発明の一実施例を示すブ爾ツク図、第３図は
その動作説明図である。 １０．１１……パルス発生器、１２……スイッチ回路、
１３……ゲート回路、１４……カウンタ、１５……ＰＬ
Ｌ部、１６……表示器、１７……検出回路、１８……制
御回路。
Claims (1)
- １ 低い周波数と高い周波数の２種類の掃引パルスを発
生するパルス発生器と、このパルス発生器により駆動さ
れるカウンタと、このカウンタの出力により受信周波数
を掃引するＰＬＬ部と、上記カウンタの出力の二部を利
用して上記カウンタのカウント数が予め設定された範囲
列になったことを検出する検出回路と、この検出回路の
出力により上記２種類の掃引パルスを切換える切換回路
とを備え、上記カウンタの出力が予め設定された範囲内
にあるときは該カウンタを低い周波数の掃引パルスで駆
動し、予め設定された範囲の椙にあるときは高い周波数
の掃引パルスで駆動するようにし、上記予め設定された
範囲外ではカウンタがオーバフローするまで高速でカウ
ントさせ、このカウンタをリセットして再び予め設定さ
れた範囲の端から低速でカウントさせるように構成した
ことを特徴とするデイジタルチューナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52109323A JPS588773B2 (ja) | 1977-09-09 | 1977-09-09 | デイジタルチユ−ナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52109323A JPS588773B2 (ja) | 1977-09-09 | 1977-09-09 | デイジタルチユ−ナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5442917A JPS5442917A (en) | 1979-04-05 |
| JPS588773B2 true JPS588773B2 (ja) | 1983-02-17 |
Family
ID=14507306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52109323A Expired JPS588773B2 (ja) | 1977-09-09 | 1977-09-09 | デイジタルチユ−ナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588773B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160974A (ja) * | 2006-12-25 | 2008-07-10 | Mitsuba Corp | ステータ及び発電機 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823973B2 (ja) * | 1975-05-30 | 1983-05-18 | 三洋電機株式会社 | シンセサイザ−受信機 |
-
1977
- 1977-09-09 JP JP52109323A patent/JPS588773B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5442917A (en) | 1979-04-05 |
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