JPS5889866A - 絶縁ゲ−ト半導体装置 - Google Patents
絶縁ゲ−ト半導体装置Info
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- JPS5889866A JPS5889866A JP56187051A JP18705181A JPS5889866A JP S5889866 A JPS5889866 A JP S5889866A JP 56187051 A JP56187051 A JP 56187051A JP 18705181 A JP18705181 A JP 18705181A JP S5889866 A JPS5889866 A JP S5889866A
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- well
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/152—Source regions of DMOS transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパワー用ＭＯ８ＦＥＴ（金属酸化物半導体電界
効果トランジスタ）に関する。
効果トランジスタ）に関する。
高周波パワー用ＭＯ８ＦＥＴでこれまで採用されている
構造として横形オフセットゲート構造がある。これは第
１図に示すように、低比抵抗Ｐ＋ｇ８ｉ基板１の上に高
比抵抗ｐ−盟ｓｔ層２瘉形成し、このＰ一層２０表面の
一部よりＮ［ウェル３ｖ形成し、Ｐ″″″層２Ｎｆｆ１
ウエル３の表面にＮ’） ｒｉｉｉ拡散層４，５を設け
てソース・ドレインとする。このソース・ドレイン間の
、Ｐ″″″層２面上に絶縁膜６ｔ−介してゲートとなる
導体層７ｖ形成し、ゲートフなマスクとしてＮｉｌ不純
物を導入することによりＮ−クエ“ルに接続する高耐圧
オフセットゲートＮ一層を形成し、上記ゲートへの電圧
印加によってソース・ドレイン間のＰ一層表面のチャネ
ル電流ｖ’ｖｕａするものである。
構造として横形オフセットゲート構造がある。これは第
１図に示すように、低比抵抗Ｐ＋ｇ８ｉ基板１の上に高
比抵抗ｐ−盟ｓｔ層２瘉形成し、このＰ一層２０表面の
一部よりＮ［ウェル３ｖ形成し、Ｐ″″″層２Ｎｆｆ１
ウエル３の表面にＮ’） ｒｉｉｉ拡散層４，５を設け
てソース・ドレインとする。このソース・ドレイン間の
、Ｐ″″″層２面上に絶縁膜６ｔ−介してゲートとなる
導体層７ｖ形成し、ゲートフなマスクとしてＮｉｌ不純
物を導入することによりＮ−クエ“ルに接続する高耐圧
オフセットゲートＮ一層を形成し、上記ゲートへの電圧
印加によってソース・ドレイン間のＰ一層表面のチャネ
ル電流ｖ’ｖｕａするものである。
この工うな横形オフセットゲートＭＱ８ｆ’ＥＴにおい
ては？オフセットゲートの自己整合によりチャネル長を
小さくでき、Ｃ１５ｓ （入力容量）嗜Ｃｒａｍ （帰
還容量）Ｖ低減し得る。しかし、エピタキシャル成長に
よるＰ一層２の濃度が規定され、ドレインｌＩＮウェル
６―度が大きくなるため、Ｃｏ５１（出力容量）が大き
くなる欠点がある。
ては？オフセットゲートの自己整合によりチャネル長を
小さくでき、Ｃ１５ｓ （入力容量）嗜Ｃｒａｍ （帰
還容量）Ｖ低減し得る。しかし、エピタキシャル成長に
よるＰ一層２の濃度が規定され、ドレインｌＩＮウェル
６―度が大きくなるため、Ｃｏ５１（出力容量）が大き
くなる欠点がある。
他のパワー用ＭＯ８ＦＢＴとしてＳｉｇｕｎｅｃｔｉｃ
ｓにより提案された構造がある。これは第２図に示すよ
うに、Ｐ″″″層２にＮ一層９を形成し、ソース側のＮ
一層表面からＰ一層２に達するＰウェル１０’Ｑ形成し
、Ｐ−ウェル１０及びＮ一層９の表面にソース・ドレイ
ンとなるＮ＋層４，５ｖ形成し、ソース・ドレイン間の
Ｐウェル、Ｎ一層上に絶縁＃６ｖ介してゲート７ｖ設け
た構造である。
ｓにより提案された構造がある。これは第２図に示すよ
うに、Ｐ″″″層２にＮ一層９を形成し、ソース側のＮ
一層表面からＰ一層２に達するＰウェル１０’Ｑ形成し
、Ｐ−ウェル１０及びＮ一層９の表面にソース・ドレイ
ンとなるＮ＋層４，５ｖ形成し、ソース・ドレイン間の
Ｐウェル、Ｎ一層上に絶縁＃６ｖ介してゲート７ｖ設け
た構造である。
この構造ではドレイン接合の大部分がＮ−、Ｐ−接合で
あるため空乏層の広がりが大きく出力容量を小さくでき
るが、その反面ゲート・ソースドレイン間の自己整合か
できないため、Ｃ１５ｓ、Ｃｒｓ＠が大となり、高周波
用として不適合である。
あるため空乏層の広がりが大きく出力容量を小さくでき
るが、その反面ゲート・ソースドレイン間の自己整合か
できないため、Ｃ１５ｓ、Ｃｒｓ＠が大となり、高周波
用として不適合である。
本発明は上記した問題点な解消したものであり、その目
的は周波数特性に丁ぐれた高周波パワーＭＣ）ｌＦＭ’
ｌ’の提供にある。
的は周波数特性に丁ぐれた高周波パワーＭＣ）ｌＦＭ’
ｌ’の提供にある。
以下本発明なその製造プロセスに従って詳述する。
第３図（ａ） 〜（ｄ）は本発明によるパワーＭＯ８Ｆ
ＢＴプロセスにおける各工Ｉｌ＃面図である。
ＢＴプロセスにおける各工Ｉｌ＃面図である。
（ａｌ Ｐ”Ｐ層−Ｎ”−ｆｆｉ ３層８ ｉ ｆｔ
４［１１１意ｆル。コレハ例えばｐ−盟８ｉ基板２の一
主面ＫＰ”ｇ拡散によるＰ＋層１を形成する一方、他主
面上にＮ−瀝エビタキシャル層９（不純物濃度Ｎ： １
ｏ”−”ａｔｏｍｓ ／ａｔ” ）を成長させたもので
ある。又はＰ−溢８１基板２の他主面上にＮ−思拡敏に
よりＮ″″瀝層９を形成してもよい。
４［１１１意ｆル。コレハ例えばｐ−盟８ｉ基板２の一
主面ＫＰ”ｇ拡散によるＰ＋層１を形成する一方、他主
面上にＮ−瀝エビタキシャル層９（不純物濃度Ｎ： １
ｏ”−”ａｔｏｍｓ ／ａｔ” ）を成長させたもので
ある。又はＰ−溢８１基板２の他主面上にＮ−思拡敏に
よりＮ″″瀝層９を形成してもよい。
（ｂｌ Ｎ−ｆｆ１層９の表面の一部に形成した８ｉ
０１膜１１をマλりとしてＰウェル拡散（Ｎ ： １０
１？ａ ｔｏｍｓ ／６１１” ）を行ない、表面から
Ｐ″″溢層２に達するＰ型ウェル１０１’形成する。
０１膜１１をマλりとしてＰウェル拡散（Ｎ ： １０
１？ａ ｔｏｍｓ ／６１１” ）を行ない、表面から
Ｐ″″溢層２に達するＰ型ウェル１０１’形成する。
ｔｃ） ８ ｉ Ｏｔ膜をホトレジスト処理したマス
クにより、Ｐ！！ＩＩウェルの一部及びＮ−５１層９の
一部にソース・ドレインとなるＮ＋型型数散層４５（Ｎ
：１０鳳’ａｔｏｍｓ／＠” ）＆形成”ｆルｏ コ
ｆ）後、アクティブ領域上の酸化膜をいったん除去し、
ゲート酸化を行なってう丁いゲート絶縁膜６ｖ形成する
。
クにより、Ｐ！！ＩＩウェルの一部及びＮ−５１層９の
一部にソース・ドレインとなるＮ＋型型数散層４５（Ｎ
：１０鳳’ａｔｏｍｓ／＠” ）＆形成”ｆルｏ コ
ｆ）後、アクティブ領域上の酸化膜をいったん除去し、
ゲート酸化を行なってう丁いゲート絶縁膜６ｖ形成する
。
（ｄ） 全面にＭ−０（モリブデン）ｖ＄１着又はス
パッタリングし、又は不純物ドープ多結晶８ｉｖデポジ
ツトすることＫより形成し、ホトレジスト処理にエリ、
Ｐウェル層上の一部ＫＭＯゲー）７ｖ残す。次いでこの
ＭＯゲートをマスクとしてＮｆｆ１不純物イオン打込み
により、ゲートとソース、ドレイン間のＰウェル表面上
ＫＮ″″オフセットゲートＢ （Ｎ ： １ ｏ＋ｔａ
ｔｏｍｓ／ａ” ）ヲ形成ｆル。
パッタリングし、又は不純物ドープ多結晶８ｉｖデポジ
ツトすることＫより形成し、ホトレジスト処理にエリ、
Ｐウェル層上の一部ＫＭＯゲー）７ｖ残す。次いでこの
ＭＯゲートをマスクとしてＮｆｆ１不純物イオン打込み
により、ゲートとソース、ドレイン間のＰウェル表面上
ＫＮ″″オフセットゲートＢ （Ｎ ： １ ｏ＋ｔａ
ｔｏｍｓ／ａ” ）ヲ形成ｆル。
この後、第４図に示すように全面に層間絶縁膜１−２と
してＰ２Ｏ（リン・シリケート−・ガラス）等をデポジ
ットし、コンタクトホトエッチによりその一部を除去し
た後、ＡＪ（アルミニウム）を蒸着し、バターニング・
ホトエッチを行なうことＫよりＮ＋ ソース、Ｎ＋ ド
レインにそれぞれ接続するソース・ドレイン電極８．Ｄ
ｔ−得る。なお、ソース側はＰ層と短絡しソース・フィ
ールドプレートを形成する。
してＰ２Ｏ（リン・シリケート−・ガラス）等をデポジ
ットし、コンタクトホトエッチによりその一部を除去し
た後、ＡＪ（アルミニウム）を蒸着し、バターニング・
ホトエッチを行なうことＫよりＮ＋ ソース、Ｎ＋ ド
レインにそれぞれ接続するソース・ドレイン電極８．Ｄ
ｔ−得る。なお、ソース側はＰ層と短絡しソース・フィ
ールドプレートを形成する。
以上実施例として述べた本発ＩｊｉＫよれば下記の理由
で前記した発明の目的が達成できる。
で前記した発明の目的が達成できる。
ｔｌｌ これまでのパワーＭＯ８ＦｆｆＴの構造゛で
は、前述したようにチャネル部を構成す◆Ｐ一層の不純
−濃度が規足されるためドレインを含むＮ−ウェルの濃
度が大きくなり、出力蓉量が大きくなるのを避られなか
ったが、本発明によればＮ−′層をエピタキシャル層と
することで任意の小さい不純物濃度に選ぶことができ、
又、それに従ってＰウェルの一度を小さくできる。これ
によりドレイン接合がＰ−Ｎ−接合となり空乏層が大き
くなる。
は、前述したようにチャネル部を構成す◆Ｐ一層の不純
−濃度が規足されるためドレインを含むＮ−ウェルの濃
度が大きくなり、出力蓉量が大きくなるのを避られなか
ったが、本発明によればＮ−′層をエピタキシャル層と
することで任意の小さい不純物濃度に選ぶことができ、
又、それに従ってＰウェルの一度を小さくできる。これ
によりドレイン接合がＰ−Ｎ−接合となり空乏層が大き
くなる。
（２）上記（１１により接ｅ（出力）容量Ｃｏｓ＠を小
さくするよう制御することができる。ソース・ドレイン
電圧ｖＤｌｉと出力容量Ｃｏ５５との関係は第５図に示
すごとくになる。同図において実ｒＩａはこれまでのパ
ワーＭＯ８ＦＥＴを対象とし破線は本発明の場合を対象
とする。本発明によれば、低電圧領域でのオフセント部
の耐圧な損ねることな（ＣＯａを下げることができる。
さくするよう制御することができる。ソース・ドレイン
電圧ｖＤｌｉと出力容量Ｃｏ５５との関係は第５図に示
すごとくになる。同図において実ｒＩａはこれまでのパ
ワーＭＯ８ＦＥＴを対象とし破線は本発明の場合を対象
とする。本発明によれば、低電圧領域でのオフセント部
の耐圧な損ねることな（ＣＯａを下げることができる。
（３）ゲート電極によってチャネル部が自己整合され微
小寸法のチャネル長を選ぶことが可能となり、入力容量
Ｃ１５ｓ １に低減できる。又、Ｎ一層がピンチオフし
、ソース電極がシールド電位となるため、帰還容量の大
輪低減ができ心０ （４１Ｐ基板に高磯度のＰ＋層を付加したことにより、
コンダクタン玉す小さくし出力容量を低減できる。
小寸法のチャネル長を選ぶことが可能となり、入力容量
Ｃ１５ｓ １に低減できる。又、Ｎ一層がピンチオフし
、ソース電極がシールド電位となるため、帰還容量の大
輪低減ができ心０ （４１Ｐ基板に高磯度のＰ＋層を付加したことにより、
コンダクタン玉す小さくし出力容量を低減できる。
以上から、本発明によれば、周波数特性のすぐれた高周
波パワーＭＯ８ＰＥＴを実現することができる。
波パワーＭＯ８ＰＥＴを実現することができる。
第１図はこれまでのパワーＭＯ８ＦｉｉｆＴの一例を示
す断面図、第２図をエバワーＭＯ８ＦＩｉｌＴ（Ｎｋｌ
の例を示す、新ＩＩ図である。第３１１（１）〜（ｄ）
は本発明によるパワーＭＯ８ＦＩＡＴの製造プロセスの
一実施例を示す工種断面図である。第４ｍは本発明によ
るパワーＭＯ８ＦＩＴの一実施例を示す断面図第５図は
パ’７−Ｍ ０８ Ｆ Ｆｉ Ｔ ’３ ％ｓ Ｃｏ
＠曲線ｇである。 ｌ・・・Ｐ＋基板１．２・・・Ｐ−基板！３・・・Ｎ−
フェル、４・・・Ｎ＋ ソース、５・・・Ｎ＋ ドレイ
ン、６・・・ゲート絶縁膜、７・・・ゲート、８・・・
Ｎ″″層、９・・・ｒ エピタキシャル層、１０・・・
Ｐフェル。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図
す断面図、第２図をエバワーＭＯ８ＦＩｉｌＴ（Ｎｋｌ
の例を示す、新ＩＩ図である。第３１１（１）〜（ｄ）
は本発明によるパワーＭＯ８ＦＩＡＴの製造プロセスの
一実施例を示す工種断面図である。第４ｍは本発明によ
るパワーＭＯ８ＦＩＴの一実施例を示す断面図第５図は
パ’７−Ｍ ０８ Ｆ Ｆｉ Ｔ ’３ ％ｓ Ｃｏ
＠曲線ｇである。 ｌ・・・Ｐ＋基板１．２・・・Ｐ−基板！３・・・Ｎ−
フェル、４・・・Ｎ＋ ソース、５・・・Ｎ＋ ドレイ
ン、６・・・ゲート絶縁膜、７・・・ゲート、８・・・
Ｎ″″層、９・・・ｒ エピタキシャル層、１０・・・
Ｐフェル。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図
Claims (1)
- １、低比抵抗第１導電製半導体基板主面上に高比抵抗第
１導電型半導体層を介して高比抵抗第２導電型半導体層
が形成され、この第２導電湯半導体層の表面の一部から
高比抵抗第１導電製半導体層［５続する第２導電製半導
体ウェルが形成され、この第２導電渥ウエル表面の一部
及びウェルり形成されない第２導電型半導体層表面の一
部にノース・ドレインとなる低比抵抗第１導電置領域が
形成され、ソース・ドレイン間の第２導電重ウェル・上
の一部に絶縁膜を介してゲートとなる導体層又は低比抵
抗半導体層が形成され、ソース・ドレイン間の第２導電
渥クエル表面に上記ゲートによって自己整合的に形成さ
れたＮ−オフセット層が形成されていることを特徴とす
る絶縁ゲート半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187051A JPS5889866A (ja) | 1981-11-24 | 1981-11-24 | 絶縁ゲ−ト半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187051A JPS5889866A (ja) | 1981-11-24 | 1981-11-24 | 絶縁ゲ−ト半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5889866A true JPS5889866A (ja) | 1983-05-28 |
Family
ID=16199309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187051A Pending JPS5889866A (ja) | 1981-11-24 | 1981-11-24 | 絶縁ゲ−ト半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889866A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382535A (en) * | 1991-10-15 | 1995-01-17 | Texas Instruments Incorporated | Method of fabricating performance lateral double-diffused MOS transistor |
| FR2731110A1 (fr) * | 1995-02-23 | 1996-08-30 | Texas Instruments France | Dispositif de protection de piles rechargeables et transistor mosfet equipant ce dispositif |
| FR2731111A1 (fr) * | 1995-02-23 | 1996-08-30 | Texas Instruments France | Dispositif de protection d'elements rechargeables et transistor mosfet equipant ce dispositif |
| EP0880183A3 (en) * | 1997-05-23 | 1999-07-28 | Texas Instruments Incorporated | LDMOS power device |
| CN104716180A (zh) * | 2013-12-12 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
-
1981
- 1981-11-24 JP JP56187051A patent/JPS5889866A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382535A (en) * | 1991-10-15 | 1995-01-17 | Texas Instruments Incorporated | Method of fabricating performance lateral double-diffused MOS transistor |
| FR2731110A1 (fr) * | 1995-02-23 | 1996-08-30 | Texas Instruments France | Dispositif de protection de piles rechargeables et transistor mosfet equipant ce dispositif |
| FR2731111A1 (fr) * | 1995-02-23 | 1996-08-30 | Texas Instruments France | Dispositif de protection d'elements rechargeables et transistor mosfet equipant ce dispositif |
| EP0729185A3 (ja) * | 1995-02-23 | 1996-09-04 | Texas Instruments France | |
| US5875085A (en) * | 1995-02-23 | 1999-02-23 | Texas Instruments Incorporated | Lithium electronic-mechanical automatic protection system (LEAPS) |
| EP0880183A3 (en) * | 1997-05-23 | 1999-07-28 | Texas Instruments Incorporated | LDMOS power device |
| CN104716180A (zh) * | 2013-12-12 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
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