JPS5890260A - 音声情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は、例えば計算機などに於て音声を利用して効果
的な情報処理を行わせ得る音声情報処理装置に関するも
のである。

〈従来技術〉 例えば、電子式卓」−計算機等に於て、キーを操作し、
そのキーに対応する所望演算を行い、その演算結果を求
めるものに、音声合成技術を利用する場合、標準的に考
えられる機能としては、■　キーを押した時、その対応
音声を出力する。

■　演算が終了した時、自動的に答を音声で出力する。

などである。

答を自動的に音声出力することは転記等に適している。

例えば、−人の者が計算し、他の者が転記する様な場合
、連続的にキー操作してゆくので、特に答を求めて、引
き続き次の演算のためにデータを数値キーで入力しよう
とする時、答も、入力キー音声もどちらも数値データで
あり、どこからキー人力に移ったか判り難いことがある
。

また、例えば、Ａ７Ｂ日とした時、数値Ｂを置数して、
イコールキーロを押せば、直ちに答が求まり、答と数値
Ｂとの区別がつかなくなるといった問題があった。

また、例えば１２５Ｘ６７０を計算する場合、計算途中
で中断するときなど、前に図キーを押したかどうか忘れ
てしまったり、操作したかしなかったかを確認できず、
もし、図キーを押していないのに押したものと思い違い
して６７０と押すと、結果的には１２５６７０となり間
違った計算をしていることになる欠点があった。

〈発明の目的〉 本発明の目的は、叙」二の問題点を解消することにあり
、例えば計算機などに於て音声を利用して効果的な情報
処理を行わせ得る音声情報処理装置を提供することであ
る。

他の目的は、キー人力情報と処理情報（例えば計算結果
）とを区別できる音声情報処理装置を提供することであ
る。

また、他の目的はこれらを区別するために、答の後に特
定の言葉を挿入し、答も一連の言葉として表現し、聞き
易く、かつ不自然さをなくすことである。たとえば、図
キーを押した後、「こたえ」、「こたえは」といった言
葉を付記してデータを出力させることである。

また他の目的は、所望のキーを操作したとき、特定キー
の操作に応答して前に操作したキーを音声で発声させ、
前の操作したキーを確Ｓ忍できる音声情報処理装置を提
供することである。

また他の目的はキー操作すべき前の状態を判断してキー
のリードインを行わせることである。

また他の目的は、音声機器、例えば音声電卓は表示と音
声の双方で必要な情報を出力してくれるので転記、チェ
ック等大１］な利用性の改善ができ、表示体を用いる時
、表現力を増す場合、直接表示体を大きくさせ、表現部
分を増さねばならないが、音声の場合、Ｌ　Ｓ　Ｉ化で
き、わずかな回路増加は機器の大きさコストを殆んど変
えない音声情報処理装置を提供するこ七である。

〈実施例の説明〉 第１図は本発明の音声機器を計算機に採用した場合の一
実施例を示すブロック線図である。

図に於て、ＣＰＵはマイクロプロセッサで、その具体的
構成は第２図に図示され、その動作及び内容についてＣ
：１後に詳しく述べられる。

ＤＳＰは表示体で、桁選択電極はＣＰＵのＷ端子に、セ
グメント電極はＣＩ’ＵのＳＤ端子に接続され、ダイナ
ミック表示を行う。つまりＣＰＵ内のメモ’）　−Ｍ　
＋　（ＲＡＭ）の内容を表示する。キー人力装置ＫＥＹ
はＣＩ”ＵのＩ端子とＫＮｌ、　ＫＨ２、ＫＦＩ　。

ＫＦ２端子に接続される。キー人力装置ＫＥＹに於て、
■キーはひとつ前に押されたキーの内容を音声で出力さ
せるためのキーである。メモリーＭ１の内容は表示され
ると共に、音声出力もされ、音声出力のためのデータは
スタックレジスタＳＸ。

ＳＡ入出力り導出される。ＶＣＣは音声合成回路で（第
４図参照）、発声すべき言葉は前記スタックレジスタＳ
Ｘ　、ＳＡより受は入れる。受は入れのタイミングはＳ
ｏ入力信すにて行われ、Ｓｏ大入力ＣＰＵのフラッグフ
リップフロップ（Ｆ／Ｆ）ＦＢの出力に接続される。

言葉を発声し終えたことの確認信号Ｓ２をｖＣＣより発
生さぜ、ＣＰＵはα入力よりこれを受は入れて制御に利
用する。

第２図はマイクロプロセッサＣＰＵの具体的な論理回路
構成図であり、第３図は第２Ａ−Ｄ図を含み、第２図は
これらＡ−Ｄを組合せることにより得られる。

第３図は第２Ａ−Ｄ図の回路と等価な回路を示す線図で
ある。

以下、マイクロプロセッサＣＰＵの回路構成について説
明する。

（ＣＰＵの回路構成） ＲＡＭはランダム−アクセスやメモリーで、入出力は４
ビット単位に行われ、ディジットアドレスとファイルア
ドレスを指定することによって所望のディジット内容を
入出力できる。ＢＬはメモリーＲＡＭのディジットアド
レスカウンタ、ＤＣ。

はメモリーＲＡＭのディジットアドレスレコーダ、ＢＭ
はメモリーＲＡＭのファイルアドレスカウンタ、ＤＣ２
はメモリーＲＡＭのファイルアドレスデコーダ、ＡＤ、
は加算器で、制御命令■が与えられた時は減算器として
、■が与えられない時は加算器として動作する。ＡＤ２
は加算器、Ｇ１は加減算器ΔＤ１の一方の入力に数値１
或いはオペランドＴＡのいずれかをり、えるためのゲー
トで、制御命令０が与えられた時は■を、［相］の時は
■Ａを出力する。Ｇ２１；ｌ、メモリーデイジットアド
レスカウンタＢ１．の入力ゲート、［相］の■Ｉｊは加
減算器ＡＤの出力を、■の時はオペランドＩＡを＠の時
はオペランドｒｎを１１１力する。Ｇ３は加減算器ΔＤ
２の一方の人力に数値１、或いはオペランドＴＡのいず
れかをＩｊ、えるためのゲートて、■の時は数値１を、
■の１１！ＮはオペランドＴＡを出力する。

Ｇ４はメモリーファイルアドレスＢＭの入力ゲートで、
■の時は加算器へＤ２の出力を、■はオペランドＴＡ　
を、■の時はアキ、ノ、レークＡＣＣの内容を出力する
。Ｇ５はメモリーＲＡＭのファイル選択ゲート、ＤＣ３
はオペランド■Ａ　のデコーダで、オペランドＴＡ　を
解読し、メモリーの所望ビット指定信りをゲートＧ６に
入力させる。Ｇ６はメモＩＪ−ＲΔＭの入力ゲート、制
御命令■が与えられた時はオペランドデコーダＤＣ３て
指定されたメモリーの所望ビットに２進数１を入力させ
、■の時はＤＣ３で指定されたメモリーの所望ビットに
２進数０を入力させる回路を内蔵し、又■でアキュムレ
ータＡＣＣの内容を出力する。ＲＯＭはリード・オンリ
ー・メモリー、ＰＬはプログラム・カウンタで、リード
・オンリー・メモリーＲＯＭの所望ステップを指定する
。ＤＣ，はり−ド・オンリー・メモリーＲＯＭのステッ
プアクセスデコーダ、Ｃ７はリード・オンリー・メモリ
ーＲＯＭの出力ゲートで、ジャッジフリップフロップＣ
Ｆ／Ｆ）Ｊがセットされた時は、ＲＯＭの出力のインス
トラクションデコーダＤＣ５への伝達が遮断される。Ｄ
Ｃ５はインストラクションデコーダで、ＲＯＭからのイ
ンストラクションコードを解読するもので、ＲＯＭのイ
ンストラクションコードはオペコード部分１．とオペラ
ンド部分ＩＡ。

ＩＢに分けられ、オペコードを解読し、そのオペコード
に対応して制御命令■〜◎のいずれかを発生させる。又
オペランドをともなうオペコードであることを判断し、
その時に、オペランドｒＡ又はＩＢをそのまま出力させ
る回路を内蔵する。ＡＤ３は加算器で、プログラムカウ
ンタＰ、、の内容に数値１を加え、カウントアツプさせ
るためのもの。

Ｃ８はプログラムカウンタＰ、、の入力ゲートで、［相
］の時はオペランドｒＡを出力し、◎の時はプログラム
スタックレジスフＳＰの内容を伝達する。

［相］、◎の処理時及びゲートＧ３９用の［相］の処理
時は加算器ΔＤ３の出力は伝達されない。［相］、０．
［相］以外はＡＤ３出力を伝達し、自動的にプログラム
カウンタＰＬの内容に１を加える。ＦＣはフラッグＦ／
Ｆ、Ｇ９はフラッグＦ／ＦＦＣの入力ゲート、０の時は
２進数１を、［相］の時は２進数Ｏをそれぞれフラッグ
Ｆ／ＦＦｃに入力させるだめのものである。Ｇｌｏはキ
ー信り発生ゲートで、フラッグＦ／ＦＦＣがリセット状
態（０）の時はメモリーディジットアドレスデコーダＤ
Ｃ，の所望出力をそのまま出力させ、フラッグＦ／ＦＦ
Ｃがセット状態１の時はＤＣ，出力の如何にかかわらず
１１　〜Ｉｎの出力を一斉に１にする回路を内蔵する。

ＡＣＣは４ビツトで構成されるアキュムレータ、Ｘは４
ビツトで構成されるテンポラリ−〔一時記憶〕レジスタ
、Ｇｌ＋はテンポラリ−レジスタＸの入力ゲートで、［
相］の時はアキュムレータＡＣＣの内容を伝達し、［相
］の時はスタックレジスタＳＸの内容を伝達する。

ＡＤ、１は加算器で、アキュムレータＡＣＣの内容と他
のデータを２進加算するために用いられる。

２進加算の際、第４ビットの加算でキャリーが出ればＣ
４出力を１にする。ＣはキャリーＦ／Ｆ、ＧＩ２はキャ
リーＦ／Ｆの入力ゲート、制御命令■の発生時に、もし
第４ビツトキヤリーＣ４が１であればキャリーＦ／ＦＣ
に人を入力し、Ｃ４が０であればＣに０を入力する回路
を内蔵する。■の時はＣに１を、Ｏの時はＣに０を入力
するためのものである。ＧＩ３はキャリーを含めた２進
加算を加算器ＡＤ４で行わせるためのキヤＩＪ−Ｃ入カ
ゲートで、［相］の時にキャ＋）　　Ｆ／ＦＣの出力を
加算器ＡＤ、ｌに伝達する。ＧＩ４は加算器ＡＤ４の入
力ゲートで、［相］の時はメモＩＪ　−ＲＡ　Ｍの出力
を、［有］の時はオペランド■Ａを伝達する。Ｆは４ビ
ツトで構成される出力バッファレジスタ、ＧＩ５は出力
バッファレジスタＦの入力ゲートで、［有］の時にアキ
ュムレータＡＣＣの内容を伝達し、Ｆに入力するもの。

ＳＤは出力デコーダで、出力バッファレジスタＦの内容
を解読し、表示体セグメント信１ＵＳ８１〜ＳＳｎに変
換するためのもの。Ｗ　ｉｌｌ出力パッファレジスク、
　Ｓ　ＨＣは出力バッファレジスフＷの全ビット内容を
一斉に１ビット右シフトするためのもので０又は［相］
が発生した時に動作する。出力バッファレジスタＷのシ
フト回路である。Ｇ　Ｉ　６は出力バッファレジスフＷ
の入力ゲートで、＠の時にはＷの第１ビツトに１を入力
し、［相］の時にはＷの第１ビツトにＯを入力さぜるた
めのものであり、なおＷの第１ビットに１又は０を入力
する直前で出力バッファシフト回路Ｓ　ＨＣが動作し、
シフトした後に入力される様にされているものとする。

ＮＰは出力コントロールフラックＩ７ｉ？、Ｇ１７ハ出
力コントロールフラツグＦ／ＦＮｐの入力ゲートで、■
の時は１を入力し、■の時は０を入力する。ＧＩ８はバ
ッファレジスフＷの出力コントロールゲートで、フラッ
グＦ／ＦＮＰがセラ１−（１）になっている時のみ、Ｗ
の各ビットの出力を一斉に出力させるためのものである
。ＪはジャッジＦ／Ｆ、　　Ｉ　Ｖ、〜Ｉ　Ｖ、１はイ
ンバータ回路、ＧＩ９はジャッジＦ／Ｆ　Ｊの入力ゲー
トで、［相］の時に入力ＫＮＩの状態をＪに伝達するた
めのものである。ただし、インパークＴＶ。

を介しているのでＫＮＩ＝１の時にＪ＝Ｉとなる。

Ｇ２０はジャッジＦ／Ｆ　Ｊの入力ゲートで、■の時に
入力ＫＮ２の状態をＪに伝達する。ただし、インバータ
ＴＶ２を介しているのでＫＮ２＝０の時にＪ−１となる
。Ｇ２１はジャッジＦ／Ｆ　Ｊの入力ゲートで、［相］
の時に入力ＫＦ、の状態をＪに伝達するためのもの。た
だしインバータＴＶ３を介しているのでＫＦ、＝０の時
にＪ＝］となる。Ｇ２２はジャッジＦ／Ｆ　Ｊの入力ゲ
ートで、［相］の時に入力ＫＦ２の状態をＪに伝達する
ためのもの。ただし、インバータＩＶ４を介しているの
でＫＦ２の時にＪ＝Ｉとなる。Ｇ２３はジャッジＦ／Ｆ
Ｊの入力ゲートで、［相］の時に入力ＡＫの状態をＪに
伝達するためのもの。

ＡＫ＝１の時Ｊ＝１となる。Ｇ２４はジャッジＦ／ＦＪ
の入力ゲートで、■の時に入力ＴＡＢの状態をＪに伝達
するためのもの。ＴΔ１１＝１の時Ｊ＝１となる。Ｇ２
５はジャッジＦ／Ｆ　Ｊのセット用ゲートで、■の時に
１をＪに入力するためのもの。Ｖｌは比較回路で、メモ
リーディジットアドレスカウンタＢｒ−の内容と予め定
められたデータとを比較し、一致していれば出力１を発
生ずるもので、Ｏ又は０が発生された時に回路が動作す
る。比較すべきデータはゲート６２Ｇより出力される。

Ｇ２６は比較回路Ｖ１への比較入力ゲートで、比較値ｎ
１とはメモＩＪ　−ＲＡ　Ｍの制御上よく利用される高
い側の特定アドレス値に対応する。Ｏの時はｎｌを比較
値にするために出力させ、■の時はｎ２を比較値にする
ために出力させる。Ｇ２７はジャッジＦ／Ｆ　Ｊの入力
ゲートで、［相］の時キヤ！Ｊ−Ｆ／ＦＣの内容が１の
時、Ｊに１を入力する。ＤＣ６はオペランド■Ａの解読
器で、オペランドＩＡを解読し、メモＩＪ　−ＲＡＭの
所望ビットの内容が１かどうかのジャッジに用いる。０
２８はメモＩＪ−ＲＡＭのオペランド解読器Ｄ　Ｃａで
指定されたビット内容をジャッジＦ／Ｆ　Ｊに伝達する
ゲートで、［相］の時に動作する。ＲＡＭの指定ビット
が１の時Ｊ＝Ｉとなる様にする。Ｖ２は比較回路で、ア
キュムレータＡＣＣの内容とオペランド■Ａの内容が等
しいかどうかをジャッジし、等しい時出力１を発生する
。＠の時に動作する。Ｖ３は比較回路で、メモリーディ
ジットアドレスカウンタＢｒ、の内容とオペランドＩＡ
の内容が等しいかどうかをジャッジし、等しい時出力１
を発生する。＠の時に動作する。

Ｖ４は比較回路で、アキュムレータ八〇Ｃの内容とメモ
ＩＪ　−ＲＡ　Ｍの内容が等しいかどうかをジャッジし
、等しい時に出力１を発生する。Ｇ２９は加算第４ビツ
トキヤリーＣ４のジャッジＦ／Ｆ　Ｊへの伝達ゲートで
、［相］の時Ｃ４をＦ／Ｆ　Ｊに伝達する。

Ｃ４の時にＪ＝Ｉとなる。

ＦＡはフラッグフリップフロップ、Ｇ３１はフラッグＦ
／ＦＦＡの入力ゲートで、・の時１を出力、０の時０を
出力する。Ｇ３２はジャッジＦ／Ｆ　Ｊの入力ゲートで
、フラッグＦ／ＦＦＡ　　が１のときＦ／Ｆ　　Ｊをセ
ット（１）する。

ＦＢはフラッグＦ／Ｆ、６３３はフラッグＦ／／ＦＥＢ
の人力ゲートで、・の時、ｌを出力、［相］の時０を出
力する。Ｇ３４はジートツジＦ／ｐ　Ｊの入力ゲートで
、フラッグＦ／ＦＦＢの内容をＦ／Ｆ　Ｊに伝達するも
の。

■の時動作する。Ｇ　３５はジャッジＦ／Ｆ　Ｊの入カ
ゲー１−で、入力βの内容を伝達するもので［相］によ
って動作する。

β−１の時Ｊ＝１となる。Ｇ　３　Ｇはアキュムレータ
ＡＣＣの入力ゲーＩ・で、［相］の時は加算器ＡＤ４の
出力を伝達し、０の時はインパークＩＶ５にてアキュム
レータ八〇〇の内容を反転し伝達する。

［相］の時はメモＩＪ　−ＲＡ　Ｍの内容を伝達し、［
相］の時はオペランドＩへの内容を伝達する。Ｏの時は
入力１（１〜１（４の４ビットの内容を伝達する。［相
］の時はスタックレジスタＳＡの内容を伝達する。

ＴＶ５はインパーク回路、ＳΔはスタックレジスタで出
力がシステノ・外に導出されている。ＳＸはスタックレ
ジスタでｌ１１１力がシステム外に導出されている。Ｇ
３７はスタックレジスタＳＡの入力ゲートで、［相］の
■１１、アキュムレータ八ＣＣの内容ヲ伝達する。Ｇ３
８はスタックレジスタＳＸの入力ゲートで、０の時、テ
ンポラリ−レジスタＸの内容を伝達する。ＳＰはプログ
ラムスタックレジスタ、Ｇ３９はプログラムスタックレ
ジスタＳＰの入力ゲートで、［相］の時、プログラムカ
ウンタＰｒ、の内容に加算器Ａ、Ｄ３にて１を加えたも
のをプログラムスタックレジスタに導入するためのもの
である。

次に前記ＣＰＵ装置の記憶部ＲＯＭに記憶されるインス
トラクションコードと、そのインストラクション塩、動
作内容及びインストラクションコードに基づき発生する
制御命令の実施例を下表に示す。

第１表に於て、Ａ：インストラクションコード。

Ｂはインストラクション塩、Ｃは内容、ＤはＣＰＵの制
御命令信号を示す。

（Ｃ１の説明 Ｉ　　５ＫＩＰ 次のプログラムステップの命令を実行せず、プログラム
カウンタＰＴ、のみをアップさせ、実質的にスキップす
る。

　　　ＡＤ アキュムレータＡＣＣの内容とメモリーＲＡＭの内容を
２進加算し、加算結果をアキュムレータＡＣＣに入力す
る。

３　　　ＡＤＣ アキュムレータＡＣＣ、メモリーＲＡＭ。

キャリー／ＦＣの内容を２進加算し、加算結果をアキュ
ムレータＡＣＣに入力する。

４　　　ＡＤＣ５Ｋ アキュムレータＡＣＣ，メモリーＲＡＭ。

キャＩＪ−Ｆ／Ｉ？Ｃの内容を２進加算し、加算結果を
アキュムレータＡＣＣに入力すると共に、この加算結果
で第４ビツトキヤリイＣ４が発生すれば次のプログラム
ステップをスキップする。

５　　　ＡＤＩ アキュムレータＡＣＣの内容と、オペランドＩＡを２進
加算し、加算結果をアキュムレータＡＣＣに入力すると
共に、この加算結果で第４ビット；１−ヤリイＣ４が発
生すれば次のプログラムステップをスキップする。

　　ＤＣ オペランド■Ａを１０１０　　（ＩＱ進数１０）に定め
、Ａ、ＤＩ全命令同様にアキュムレータＡＣＣの内容と
、このオペランドＩＡを２進加算することによって実質
的にアキュムレータＡＣＣの内容に１０進数１０を加算
し、その結果をＡＣＣに入力する。

　　８Ｃ キャリイＦ／ｒ　Ｃをセットする。

（Ｃに１を入力する。） 　　ＲＣ キャリイＦ／ＦＣをリセットする。

（ＣにＯを入力する。） 　　８Ｍ オペランド■９の内容を解読し、オペランドで指定され
たメモリーの所望ビットをセットする。（１を入力する
。） １０　　　ＲＭ オペランド職の内容を解読し、オペランドで指定された
メモリーの所望ビットをリセットする。（０を入力する
。） １１　　　ＣＯＭＡ アキュムレータＡＣＣを各ビットの内容を反転し、１５
の補数をとりアキュムレータＡＣＣに入力する。

１２　　ＬＤＩ アキュムレータＡＣＣにオペランドＩＡを導入する。

３　　Ｌ メモＩＪ　−ＲＡ　Ｍの内容をアキュムレータＡＣＣに
導入すると共に、オペランドＩＡをファイルアドレスカ
ウンタＢＭに入力する。

４ＬＩ メモリーＲＡＭの内容をアキュムレータＡＣＣに導入す
ると共に、オペランド■Ａをメモリーファイルアドレス
カウンタＢＭに入力する。さらにメモリーディジットア
ドレスカウンタＢ１．をアップさせる。ただしＢ１．の
内容が予め定めた値ｎ１に等しい時は次のプログラムス
テップをスキップする。

＋５　　ＸＤ メモリーＲＡＭの内容とアキュムレータＡＣＣの内容を
交換すると共に、オペランドＴ４をメモリファイルアド
レスカウンタＢＭに入力する。さらにメモリーディジッ
トアドレスカウンタＢ１．をダウンさせる。

ただし、Ｂ、−の内容が予め定めた値ｎ２　に等しい時
は次のプログラムステップをスキップする。

＋６　　Ｘ メモリーＲＡＭの内容とアキュムレータＡＣＣの内容を
交換すると共に、オペランド■Ａをメモリーファイルア
ドレスカウンタＢＭに入力する。

７ＸＩ メモリーＲＡＭの内容とアキュムレータＡＣＣの内容を
交換すると共に、オペランドＩＡをメモリーファイルア
ドレスカウンタＢＭに入力する。さらにメモリーディジ
ットアドレスカウンタＢＬをアップさせる。

ただし、町の内容が予め定めた値ｎ１に等しい時は次の
プログラムステップをスギツブする。

８　　ＸＤ メモリーＲＡＭの内容とアキュムレータＡＣＣの内容を
交換すると共に、オペランドＩＡをメモリーファイルア
ドレスカウンタＢＭに入力する。さらにメモリーディジ
ットアドレスカウンタＢＬをダウンさせる。

ただし、ＢＬの内容が予め定めた値ｎ２に等しい時は次
のプログラムステップをスキップする。

Ｔ９　　　ＬＢＬｒ オペランド■いとメモリーディジットアドレスカウンタ
Ｂ１、に入力する。

０ＬＢ オペランドＩＡをメモリーファイルアドレスカウンタＢ
Ｍに入力すると共に、オペランドＩｎ　をメモリーディ
ジットアドレスカウンタＢＬ　に入力する。

２１　　　ＡＢＬＩ メモリーディジットアドレスカウンタＢＬの内容とオペ
ランドＩＡを２進加算し、加算結果をＢ１、に入れる。

ただし、ＢＬの内容があらかじめ定めた値ｎ１　　に等
しい時は次のプログラムをスキップする。

２２　　ＡＢＭＴ メモリーファイルアドレスカウンタＢＭの内容とオペラ
ンド■４を２進加算し、加算結果をＢＭに入れる。

３　　　Ｔ オペランド■４をプログラムステップカウンタＰＬ　に
入力する。

２４　　５ＫＣ キャリーＦ／ＦＣが１ならば次のプログラムステップを
スキップする。

２５　５ＫＭ オペランドＩＡの内容を解読し、オペランドで指定され
たメモリーの所望ビットが１であれば次のプログラムス
テップをスキップする。

２６　５ＫＢＩ メモリーディジットアドレスカウンタＢＬの内容とオペ
ランドＩＡを比較し、等しい時には次のプログラムステ
ップをスキップする。

２７　５ＫＡＩ アキュムレータＡＣＣの内容と、オペランドＩＡを比較
し、等しい時には次のプログラムステップをスキップす
る。

２８　３ＫＡＭ アキュムレータＡＣＣの内容と、メモリーＲＡＭの内容
を比較し、等しい時には次のプログラムステップをスキ
ップする。

２９　　８ＫＮ。

ＫＮ、入力が０の時、次のプログラムステップをスキッ
プする。

３０ＳＩ（Ｎ２ ＫＮ２人力がＯの時、次のプログラムステップをスキッ
プする。

３１　８ＫＦ。

Ｋ　Ｆ　、入力が０の時、次のプログラムステップをス
キップする。

３２　　Ｓ　■くＦ２ ＫＦ２人力が０の時、次のプログラムステップをスキッ
プする。

３３　５ＫＡＫ ＡＫ大入力１の時、次のプログラムステップをスキップ
する。

３／ｌ、　　５ＫＴＡＢ ＴＡＢ入力が１の時、次のプログラムステップをスキッ
プする。

３５　　５ＫＦＡ フラッグＦ／、ＦＡが１の時、次のプログラムステップ
をスキップする。

３６　５ＫＦＢ フラッグＦ／ＦＦ８が１の時、次のプログラムステップ
をスキップする。

７ＷＩＳ 出力バッファレジスタＷの内容を１ビット右シフトする
と共に、第１ビット（最−１−位ビット）に１を入力す
る。

８ＷＩＲ 出力バッファレジスタＷの内容をＩピッ１へ右シフトす
ると共に、第１ビツト（最上位ビット）に０を入力する
。

８９　　ＮＦＳ バッファレジスタＷ出力コン１−ｏ−ルＦ／ｐＮＰをセ
ットする。（１を入力する。）４０　　　ＮＰＲ バッファレジスタＷ出力コントロールＦ７゜ＮＰをリセ
ットする。（０を入力する。）／１１　　　Ａ、ＴＦ アキュムレータ八ＣＣの内容を出力バッファレジスタＦ
に転送する。

４２　　ＬＸＡ アキュムレータＡ、　ＣＣの内容をテンポラリ−レジス
タＸに導入する。

４３　　ＸＡ、Ｘ アキュムレータＡＣＣの内容とテンポラリ−レジスタＸ
の内容を交換する。

４４　　ＳＦＡ フラッグＦ／Ｆ　ＦΔ　をセットする。（１を入力する
。） ４．５　　ＲＦＡ フラッグＴ７Ｉ；　Ｆｎ　をリセットする。（Ｏを入力
する。） ４６　８ＦＢ フラッグ’／Ｆ　Ｆｎ　をセットする。（１を入力する
。） ／１７　　ＲＦＢ フラッグＡＦＢをリセットする。（０を入力する。） ４．８５ＦＣ 入力テスト用フラッグｌ７ＦＦｃ　をセットする。（１
を入力する。） ４９　　　ＲＦＣ 入力テスト用フラッグＦ／ＦＦｃ　をリセットする。（
０を入力する。） ５０　５ＫＢ 入力βが１の時、次のプログラムステップをスキップす
る。

５１　　ＫＴＡ 入力ｋ　　−に４の内容をアキュムレータＡＣＣに導入
する。

５２　５ＴＰＯ アキュムレータＡＣＣの内容をスタックレジスタＳＡに
、テンポラリ−レジスタＸの内容をスタックレジスタＳ
Ｘに導入する。

５３　　　ＥＸＰＯ アキュムレータＡＣＣの内容とスタックレジスタＳＡの
内容を交換し、テンボラリ−レジスタＸの内容とスタッ
クレジスタＳＸの内容を交換する。

５／Ｉ　　ＴＭＬ プログラムカウンタ九の内容に１を加えたものをプログ
ラムスタックレジスタＳＰに転送する。さらにオペラン
ド■いをプログラムカウンタＰ、−に導入する。

５ＲＩＴ プログラムスタックレジスタＳＰの内容をプログラムカ
ウンタＰ１．にす弘道する。

次に、ＣＰＵ装置のＲＯＭに記憶されるオペコードとオ
ペランドの関係を第２表に示す。

第　　　２　　　表 ｏ ＡＤ→０００１０１１０００ ■Ｏ ＣＯＭＡ→０００１０１１１１１ ＳＫＢ　Ｉ→−喪］−ｈ ＬＢ→０１００＋０１０１１ ↓ ｏ　Ｇ７ ↓ ｏ　ＤＣ５ 但し、Ｉ。＝オペコード ■Ａ、ＩＢ＝オペランド ここで、例えば、リード・オンリー・メモリーＲＯＭの
出力を１０ビットとじた場合の例に採ると、インストラ
クションＡＩ）或いＬＩ：ＣＯＭＡ（第１表参照）はイ
ンストラクションデコーダＤＣ５で１０ピツＩ・のコー
ドが各々０００１０１１０００或いは０００１０１１１
１１であることを解読して判読され制御命令［相］、［
相］或いは＠を発生する。

一方Ｓ　Ｋ　Ｂ　ｒは」１位６ビツ１−が０ＯＯＴＩＯ
であることで判断され、この時下位４ビツト００１０は
オペランド■Ａ　として扱われる。

さらにＬ　Ｂは」１位２ビットが０１であることで判断
され、この時第３〜第８ビツトの００１０１０はオペラ
ンドＩＡ　として扱われ、第９．第１０ビツトの１１は
オペランドＴＢ　として扱われる。

オペランド（ｏｐｅｒａｎ（１）は命令語の構成部分で
、データや次の命令の貯えられているアドレスなどを示
す部分で、命令のアドレス部と言うことができる。

次に、上述したＣＩ’Ｕ装置の主な処理動作の一例（以
下、これを処理リストと呼ぶ。）について説明する。

（処理リスト） （］）　　同じ数値ＮをメモＩＪ−ＲＡＭの所望領域に
導入する。（ＮＮＮ−＋Ｘ） （２）予め定められた複数の異なる数値をメモリーの所
望領域に導入する。（Ｎ、　、Ｎ２．Ｎ３−・→Ｘ）（
３）　　メモリーの所望領域の内容をメモリーの他の所
望領域に転送する。（Ｘ→Ｙ） （４）　　メモリーの所望領域の内容をメモリーの他の
所望領域の内容と交換する。α→Ｙ）（５）　　メモリ
ーの所望領域に予め定められた数値Ｎを２進加算又は減
算する。（Ｘ十Ｎ）（６）　　メモリーの所望領域の内
容に他の領域の内容をＩＯ進加算する。（Ｘ−１−Ｙ） （７）所望領域のメモリーの内容を１デイジツトシフト
する。（Ｘ右、Ｘ左） （８）メモリーの所望領域の１ビツトコンデイシヨナル
ｈをセット又はリセットする。

（Ｆ　ｓｅｔ　、　Ｆ　ｒｅｓｅｔ　）（９）　　メモ
リーの所望領域の１ビットコンディショナルＦ／、の内
容をジャッジし、ジャッジ結果で次に進むプログラムア
ドレスを変える。

（１０）　　メモリーの所望領域のデイジッ１へ内容が
予め定められた数値かどうかをジャッジし、ジャッジ結
果で次に進むプログラムステップを変える。

（１１）　　メモリーの所望領域の複数ディジットの内
容が全て予め定められた数値と等しいかどうかをジャッ
ジし、ジャッジ結果でプログラムステップを変える。

（１２）　　メモリーの所望領域の内容が予め定めた数
値よりも小さいかどうかをジャッジし、ジャッジ結果で
次に進むプログラムステップを変える。

θ□□□　メモリーの所望領域の内容が予め定めた数値
よりも大きいかどうかをジャッジし、ジャッジ結果で次
に進むプログラムステップを変える。

（１４）　　メモリーの所望領域の内容を表示する。

（１５）押圧されたキースイッチの種類を判別する。

次にこれらの上記（１）〜（１５）の処理をインストラ
クションコードに基づいて実行する場合の具体例を前記
処理リストに従って以下に説明する。

（処理リストの具体例） ＋１）　　同じ数値Ｎをメモリーの所望領域に導入する
。（ＮＮＮ→Ｘ） （Ｔｙｐｅｄ） Ｐｌ：メモリーの処理すべき第１番目のディジットを、
ファイルアドレスｍＡとディジットアドレスｎ。で指定
する。

Ｐ２：ＡＣＣに数値Ｎを導入する。

Ｐ３：メモリーとＡＣＣの内容を交換するこきによって
数値Ｎをメモリーの指定された領域に導入する。メモリ
ーのファイルアドレスは変わらないのでｍＡを指定し、
ディジットアドレスＪＪ次の導入すべきディジットを決
めるためにダウンされる。

導入すべき最終ディジットｎＡの値を予めｎ２として決
めておくことによって、数値Ｎを所望全領域に導入し終
えた状態でＢ　Ｌ　−ｎ　２　となるため、次のＰ４　
　をスキップしてＴｙｐｅｌの処理を終える。

Ｐ　ニブログラムアドレスをＰ２　　に指定してＢＬ　
−ｖになるまでＴ−Ｄ　ＩとＸＤの処理を繰り返す。

（Ｔｙｐｅ　２　） Ｐｌ：メモリーの処理すべきディジットをファイルアド
レスｍＢとディジットアドレスｎｃで指定する。

Ｐ２：ＡＣＣに数値Ｎを導入する。

Ｐ３：メモリーとＡＣＣの内容を交換することによって
、数値Ｎをメモリーの指定された領域に導入する。こう
してＴｙｌ）ｅ２の処理を終える。ＸＤのオペランド部
分は続く処理に必要なもので、本処理は関係ない。

（Ｔｙｐｅ：３） Ｐｌ：メモリーの処理すべき第１番目のファイルアドレ
スｍｃと、ディジットアドレスｎ（）で指定する。

Ｐ２：ＡＣＣに数値Ｎをぢ［人する。

Ｐ３：メモリーとＡＣＣの内容を交換することによって
数値Ｎをメモリーの指定された領域に力１Ｅ入する。メ
モリーのファイルアドレスは変らないのでＩｎｏを指定
し、ディジットアドレスは次の；ｊ：１人すべきディジ
ットを決めるためにダウンされる。

Ｐ４：Ｐ３　で処Ｊ１１１シたディジットが最終ディジ
ットｎＢであったかどうかのヂエックで、ｎＢであった
時、ディジットアドレスはダウンしてｎ７１　　となっ
ているため、ＳＫＩ命令のオペランド部分をｎ７１　に
しておくことによって最終ディジットに数値Ｎを導入し
てＰ４　　に進んだ際、条件が満足し、次のアドレスＰ
５をスキップしてＴｙｐｅ３を終了する。条件が１１１
“１°Ｊ足しない時はＰ５に進む。

Ｐ５ニブログラムのアドレスをＰ２　　に指定し、ＢＬ
−ｎＡになるまでＰ２〜Ｐ４　　の処理を繰り返えす。

（Ｔｙｐｅｌ）４桁の数値Ｎ４Ｎ３Ｎ２Ｎ１をメモリー
に導入する例を示す。（任意桁 の導入も同様。） Ｐ１コメモリ−の処理すべき第１番目のデイジッ！・を
ファイルアドレスｍＡとディジットアドレスｎＦ、で指
定する。

Ｐ２：ＡＣＣに第１の定数Ｎ１を導入する。

Ｐ３：メモリーとＡ、　ＣＣの内容を交換することによ
って数値Ｎ１をメモリーの指定された領域に導入する。

メモリーのファイルアドレスは変らないのでｍＡを指定
し、ディジットアドレスは次の導入すべきディジットを
決めるためにアップする。

Ｐ７１：八〇Ｃに第２の定数Ｎ２　を導入する。

Ｐ５：Ｐ３　　の処理でメモリーは第２番目のディジッ
トに指定されているため、メモリーとＡＣＣの内容交換
によって、第２の定数Ｎ２がメモリーの第２番目のディ
ジットに導入される。

Ｐ６〜Ｐ、二上記と同様に処理する。

（ｒｙｐｅ　２　）　０〜１５のうちの任意の数値をあ
らかじめ定めたレジスタに導入す る場合 Ｐ、：ＡＣＣに数値Ｎを導入する。

Ｐ２：ＡＣＣに入っている数値ＮをレジスタＸに導入す
る。

（Ｔｙｐｅ　ｌ　） Ｐ、：処理すべき第１のメモリーのファイルアドレスを
ｍＡで指定し、処理すべき第１のディジットアドレスを
ｎＥで指定する。

Ｐ２：’７Ｎのメモリーの所望ディジットの内容をＡＣ
Ｃに導入すると共に、Ｐ３での転送処理に備えて、転送
先の第２のメモリーのファイルアドレスをｍ１１で指定
する。

Ｐ３　：ＡＣＣに導入した第１のメモリーの内容をＰ２
　で指定した第２のメモリーの同一ディジットの内容を
交換して、実質的に第１のメモリーの内容を第２のメモ
リーに転送する。同時にくり返してこの処理をするため
にもとの第１のメモリーのファイルアドレスを１η４て
指定しておく。

転送すべき最終ディジットｎＡの値をあらかじめｎｌ　
　として決めておくことによって第１のメモリー内容を
全て第２のメモリーに転送し終えた状態でＢＬ−ｎｌと
なるため、次のＰ４　をスキップしてＴｙｐｅｌの処理
を終える。ＢＴ−＝　ｖ　（最終ディジット）になるま
ではディジットアドレスを順次アップしてＰ４　　を介
してＰ２　　に戻るファイルアドレスをｍＡにしておき
、第１メモリーを指定する。

Ｐ４ニブログラムアドレスをステップＰ２　　に指定し
て、ＢＬ　＝　ｎ　（になるまでＰ２とＰ３の命令をく
り返し、１ディジット毎、転送処理を進めてゆく。

（Ｔｙｐｅ　２　） Ｐｌ：処理すべきメモリーの領域をファイルアドレスｍ
ｐ、とディジットアドレスｎ（Ｈで指定する。

Ｐ２：Ｐｌ　で指定したメモリー領域の内容を八ＣＣに
導入すると共にＰ４　での転送処理に備えて転送先のメ
モリーのファイルアドレスをｍ。で指定する。

Ｐａ：’ＩＥ送先のメモリーのディジットアドレスを指
定する。Ｐ２　とＰ３の処理で転送先のメモリーの領域
を指定する。

Ｐ４　：ＡＣＣの内容をＰ２　、Ｐ３で指定されたメモ
リーの領域を交換し、実質的に転送する。Ｘのオペラン
ドは本処理には直接関係しない。

（Ｔｙｐｅ　３　） Ｐｌ：処理すべきメモリーの領域をファイルアドレスｍ
Ａとディジットアドレスｎｃで指定する。

Ｐ２：Ｐ、　で指定したメモリー領域の内容をＡＣＣに
導入する。

Ｐａ：ＡＣＣに導入されたメモリーの内容をレジスタＸ
に導入し、所望のＴｙｐｅ　３の転送処理を実行する。

Ｙ） （Ｔｙｐｅ　Ｉ　） Ｐｌ：処理すべき第１のメモリーのファイルアドレスを
ｍＡで指定し、処理すべき第１のディジッＩ・アドレス
をＩＩＥで指定する。

Ｐ２；第１のメモリーの所望ディジットの内容をＡＣＣ
に導入すると共に、ステップＰ３での第２のメモリーと
の交換処理に備えて、第２のメモリーのファイルアドレ
スをｍＢで指定する。

Ｐ３　：ＡＣＣに入っている第１のメモリーの所望ディ
ジットの内容と、Ｐ２　　で指定された第２のメモリー
の同一ディジットの内容を交換すると共に、この処理で
ＡＣＣに転送された第２のメモリーの内容を第１のメモ
リーに導入するために、第１のメモリーのファイルアド
レスをｍＡで指定しておく。

Ｐ４：Ａ、ＣＣに導入された第２メモリーの内容と、同
一ディジットの第１メモリーの内容とを交換し、第２メ
モリーの内容を第１メモリーに転送する。Ｐ２〜Ｐ４　
の処理にてメモリー所望ディジット間の内容交換を行う
。第１メモリーの指定はファイルアドレスｍＡの指定に
て継続させ、ディジットアドレスをアップさせ、次のデ
ィジットアドレスを指定し、交換を各ディジットに対し
て順次実行してゆく。

なお交換すべき最終ディジッＩ・ｎＡの値をあらかじめ
ｎｌ　として決めておくことによって、第１のメモリー
と、第２のメモリーの内容を全ディジッＩ・にわたって
交換し終えた状態で、ＢＴ、−ｎｌとなるため、次のＰ
５　をスキップして、Ｔｙｐｅ　１の処理を終える。

Ｐ５ニブログラムアドレスをＰ２　　に指定し、ＢＬ−
ｎｌ　　になるまでＰ２　〜Ｐ４　　の命令をくり返し
、１デイジツト毎、交換処理を進めてゆく。

（Ｔｙｐｅ　　２　） Ｐ、：処理すべき第１のメモリーのファイルアドレスを
ｍＡで指定し、処理すべきディジットアドレスをｎｃで
指定する。

Ｐ２：第１のメモリーの所望ディジットの内容をＡＣＣ
に導入すると共に、第２メモリーのファイルアドレスｍ
ｃを指定し、内容変換に備える。

Ｐ３：転送先の第２メモリーのディジットアドレスｎ。

を指定し、交換先のメモリーアドレスを決定する。

Ｐ４　：ＡＣＣに入っている第１メモリーの内容と第２
メモリーの内容を交換する。この時ＡＣＣに転送される
第２メモリーの内容を第１メモリーに転送させるため再
び第１メモリーのファイルアドレスをｍＢで指定する。

Ｐ５：第１メモリーのディジットアドレスｎ。

を指定し、転送先の第１メモリーアドレスを決定する。

Ｐ６　：ＡＣＣに入っている第２メモリーの内容と第１
メモリーの内容の交換を実行する。

（Ｔｙｐｅ　３　） ｐ、　　：処Ｗすべき第１メモリーのファイルアドレス
をｍＡで指定し、処理すべきディジットアドレスをｎ。

で指定する。

Ｐ２：第１のメモリー内容をＡＣＣに導入すると共に、
交換先に第２メモリーのファイルアドレスｍ。で指定す
る。

Ｐ　　：ＡＣＣの第１メモリーの内容と、Ｐ２　で指定
された第２メモリーの内容を交換し、第１メモリー内容
を第２メモリーに導入する。Ｐ４　　での処理に備え、
再び第１メモリーをファイルアドレスｍＢでｔ旨定して
おく。

Ｐイ　：ＡＣＣに導入された第２メモリーの内容と第１
メモリーの内容を交換することによって第１メモリーと
第２メモリーの内容交換を実行する。

（Ｔｙｐｅ　　４　　） Ｐｌ：処理すべきメモリーの領域をファイルアドレスｍ
Ａとディシンドアドレスｎｃで指定する。

Ｐ２：Ｐｌ　　で指定されたメモリーの内容をＡＣＣに
導入する。

レジスタＸの内容との交換に備え、ファイルアドレスｍ
Ｂを維持しておく。

Ｐ３　　二ＡＣＣに入っているメモリーの内容とレジス
タＸの内容を交換し、レジスタＸにメモリーの内容を転
送する。

Ｐ４：ＡＣＣに入っているレジスタＸの内容をメモリー
と交換することにより、レジスタＸの内容を実質的にメ
モリーに転送し、Ｔｙｐｅ　４を実行させる。

（Ｔｙｐｅ　Ｉ　）　Ｊ　十Ｎ−＋Ｍ Ｐ１：メモリーの処理すべき領域をファイルアドレスｍ
Ｂとディジットアドレスｎ。で指定する。

Ｐ２：Ｐｌ　で指定されたメモリーの内容をＡＣＣに導
入する。メモリーファイルアドレスの指定は後に再び同
じメモリーに戻すためｍｒ３を指定しておく。

Ｐ３：オペランドで加算すべき数値Ｎを指定し、ＡＣＣ
に導入されたメモリーの内容と数値Ｎを加算し、その結
果をＡＣＣに求める。

Ｐ４　：ＡＣＣに求められた和をＰ２　　で指定したも
とのメモリーの内容とを交換し、Ｔｙｐｅｌを実行する
。

（Ｔｙｐｅ　２　）　Ｎ十Ｎ−＋Ｘ Ｐ１：レジスタＸの内容とＡＣＣの内容を交換する。

Ｐ２：オペランドで加算すべき数値Ｎを指定し、ＡＣＣ
に導入されたレジスタＸの内容と数値Ｎを加算し、その
結果をＡＣＣに求める。

Ｐ３：ＡＣＣに求められた和とレジスタＸの内容を交換
することによって実質的にＸ十Ｎ−＋ＸなるＴｙｐｅ　
２を実行する。

（Ｔｙｐｅ３）Ｍ１＋Ｎ→Ｍ２ Ｐ、：第１メモリーの処理すべき領域をファイルアドレ
スｍｌとディジットアドレス ｎｃで指定する。

Ｐ：、Ｐ、　で指定されたメモリーの内容をＡＣＣに導
入する。メモリーファイルアドレスの指定は加算結果を
第２メモリーに戻すため第２メモリーのファイルアドレ
ス □。を指定しておく。

Ｐ３　：オペランドで加算すべき数値Ｎを指定し、ＡＣ
Ｃに導入されたメモリーの内容を数値Ｎと加算し、その
結果をＡＣＣに求める。

Ｐ　　：ＡＣＣに求められた和をＰ２　で指定した第２
のメモリーの内容と交換し、Ｔｙｐｅ３を実行する。

（Ｔｙｐｅ　４　）　Ｍ、　−Ｎ−＋Ｍ。

Ｐ、：処理すべきメモリーのファイルアドレスｍＢとデ
ィジットアドレスｎ。を指定する。

Ｐ２　：減算は減数の補数を被減数に加える方式で、下
位桁がないのでボローがなく　Ｆ／ＦＣをセットしてお
く。

Ｐ３　：ＡＣＣに減数Ｎを導入する。

Ｐ４：減数の１５の補数をとるための処理で、補数がＡ
、ＣＣに求まる。

Ｐ５：減算は下位桁からボローがなければ、減数の１６
の補数と被減数を加算する処理で置換される。ボローの
ない状態をＣ−１とし、ＡでじモＣ十Ｍ４ＡＣＣにて純
２進の減算が実行される。

Ｐ６：Ｐ５　　で求まった差を同じメモリーに戻すため
Ａ、　ＣＣとメモリーを交換する。

（Ｔｙｐｅ　５　）　Ｍ、　−Ｎ−＋Ｍ２Ｐ６：Ｐ５　
で求まった差を第２メモリーに導入するため、第２メモ
リーのファイルアドレスｍｃとディジットアドレスｎｃ
を指定する。

Ｐ７：Ｐ６　　で指定された第２メモリーにＡＣＣに求
まっている差データを交換によって転送する。

（Ｔｙｐｅ　　６　） Ｙ Ｐ　　：Ｐ５　ての一時彷ｊ！ｔメモリーのアドレスを
ファイルアドレスｍＢとディジットアドレスｎ。で１旨
定する。

Ｐ２：減算は減数の補数を被減数に加える方式で、下位
桁がないのでボローがなく　’／ＦＣをセットシておく
。

Ｐ　　：ＡＣＣに減数Ｎを曽、入する。

Ｐ４：減数の１５の補数をとるための処理で、補数がＡ
　ＣＣに求まる。

Ｐ　：レジスタＸの内容との演算に備え、Ｐ１で指示し
たメモリーにＡ、　ＣＣの内容を尊大する。

Ｐ６：レジスタＸの内容をＡ、　ＣＣとの交換にて転送
する。この処理を終えるとメモリーには減数の１５の補
数、ＡＣＣにはＸの内容が入っている。

Ｐ７　：　ＡＣＣ＋Ｍ＋ＣはＸ−Ｈに相当する処理で２
進の実質的な減算結果がＡＣＣに求まる。

Ｐ８　：ＡＣＣの内容とＸの内容を交％Ｌ、Ｘ−Ｎの値
をＸに転送し、Ｔｙｐｅ　６の処理を終える。

（Ｔｙｐｅ　７　）　Ｎ−Ｍ、　−＋Ｍ。

Ｐｌ：処理すべきメモリーのファイルアドレスｍＢとデ
ィシンドアドレスｎＣを指定する。

Ｐ　：１ディジット分の減算であり、減数の補数を被減
数に加える方式なので１７ＦＣをセットしておく。

Ｐ３　：ＡＣＣに被減数を罵１人する。

Ｐ４：メモリーの内容（減数）とＡＣＣを交換し、又■
）７　の処理に備え、メモリーファイルアドレスはｍＢ
のままとしておく。

Ｐ５　：ＡＣＣの減数の１５の補数をとるための処理で
補数がＡＣＣに求まる。

Ｐ６：減算は下位桁からのボローがなければ、減数の１
６の補数と被減数を加算する処Ｊ」１で置換される。

ボローのない状態をＣ＝］とし、ＡＣＣ−１−Ｃ＋Ｍに
て実質的にＮ−Ｍを行い、Ａ、ＣＣにその差を求める。

Ｐ７：Ｐ４　　でメモリーファイルアドレス（ｊそのま
まｍＢになっているのでＡＣＣの差かもとのメモリーに
入り、Ｔｙｐｅ　７を実行し終える。

（ＴｙＩ）ｅ　８　）　Ｎ−Ｍ　　−）Ｍ２■ Ｐ＋：処理すべきメモリーのファイルアドレスｍＢ　と
ディジットアドレスｎｃを指定する。

ＰＡＰ、　　で指定した減数に相当する内容をＡＣＣに
導入する。Ｐ５　　の処理に備え第２メモリーのファイ
ルアドレスｍｃを指定しておく。

Ｐ３　：ＡＣＣの減数の１５の？ｉｌｉ数をとるための
処理で補数がＡＣＣに求まる。

Ｐ４：オペランドの内容は被戯数に１を加えたものに設
定しておく。これはこの減算が１ディジット分のもので
あり、減数の補数の被減数を加算する処理で置換される
。

ボローのない状態での一般的な１１ｎ数加算はＴｙｐｅ
　７の如＜　ＡＣＣ＋　Ｃ−１−Ｍであり、Ｃ＝１とし
て処理される。ＡＤＩ命令ではＣがないので、あらかじ
めＡＣＣ＋＋を行って処理をする。これによってＮ−Ｍ
のＴｙｐｅ　ｇの演算結果がＡＣＣに求まる。

Ｐ５：Ｐ４　で求められた差データをＰ２　で指定した
第２メモリーに転送する。

（Ｔｙｐｅ　　９　　）　　Ｍ　−１：　　Ｉ　　→Ｍ
Ｐ、：（Ｍ±１の時）ＡＣＣに２進数０００１（−１）
を導入する。

Ｐ、’：（Ｍ−１の時）ＡＣＣに２進数１１１１（＝１
５）を導入する。

Ｐ２：処理すべきメモリーのファイルアドレスｍＢとデ
ィジットアドレスｎｃを指定する。

Ｐ３：Ｐ２　で指定されたメモリーの内容とＰｌ又はＰ
１′でＡＣＣの導入された内容を加算し、ＡＣＣに和を
導入する。Ｐ、の場合はＡＣＣ＋１になり、Ｐ１′の場
合は実質的にＡ、ＣＣ−１になる。

Ｐ、：ＡＣＣに求められた結果をもとのメモリーに転送
しＴｙｐｅ　９を終える。

（６）　　メモリーの所望領域の内容に他の領域の内（
Ｔｙｐｅ　Ｉ　）　Ｘ　−１−Ｗ−＋ＸＰＩ：処理すべ
き第１のメモリーの第１デイジツトをファイルアドレス
ｍＡとディジットアドレスｒ＋Ｅで指定する。

Ｐ２　：第１ディジットの加算の際、下位桁からの桁−
１−げ処理はないため桁−Ｈ−ＴンＦＣをリセットして
おく。

Ｐ３：第１メモリーの所望ディジットの内容をＡＣＣに
導入すると共に、Ｐ４　　ての第２メモリーの内容との
加算に備えて、ファイルアドレスに第２メモリーのｍＢ
に指定しておく。

Ｐ、：ＡＣＣに尋人した第１メモリーの所望ディジット
の内容に６を加え、Ｐ５　での加算時の次桁への１０進
桁」二の有無判断のために用いる。

Ｐ５：Ｐ、、で第１メモリーに６補正したものがＡＣＣ
に求められていて、このＡＣＣの内容とＰ３　で指定し
た第２メモリーの同一ディジットの内容とを純２進加算
し、再びＡＣＣに導入する。

この純２　Ｍ（１加算の第４ビット目の加算で桁−にが
出た場合、Ｐ６　　をスキップしてＰｌへ進む。第４ビ
ット「１の加算で桁上が出ることｉ；Ｉ：、　　Ｉ　Ｏ
進桁」二があったことを意味する。

ｒ’６：Ｐ５　の加算で１０進桁」二が出なかった時、
Ｐ４　　で加算した６をこのステップで減じてもとの値
に戻す。１０の加算は６の減算と同じである。

Ｐｌ　：ＡＣＣに求まっている１０進の１桁分の和を第
２メモリーに交換によって転送すると共に、次桁の加算
に備え、ディジットアドレスをアップさせ、さらに第１
メモリーをファイルアドレスｍＡで指定しておく。加算
ずべき最終ディジ・ノー・をあらかじめｎｌ　　として
決めておくことによって、第１メモリーと第２メモリー
の全ディジットの加算を終えた状態でＢＬ−ｎｌ　　と
なるため、次のＰ８　　をスキ・ンプしてＴｙｐｅｌの
処理を終える。

Ｐ　ニブログラムアドレスＰ３　　を指定して、九−ｎ
、になるまでＰ３〜Ｐ７　の命令をくり返し、１デイジ
ツト毎、１０進加算を進めてゆく。

（ＴＹＩ）ｅ　　２　）　　Ｘ−Ｗ−＋ＸＰｌ：処理す
べき第１のメモリーの第１デイジツトをファイルアドレ
スｍＡとディジットアドレス鮮で指定スる。

Ｐ２：減算は減数の補数を被減数に加える方式で、第１
ディジットの減算では下位桁からのボローの処理がない
ため、ｌ？／／ＦＣをセットシておく。

Ｐ３：第１メモリーの所望ディジットの減数となる内容
をＡＣＣに導入すると共に、Ｐ５゜Ｐｌ　での第２のメ
モリーとの処理に備えて第２メモリファイルアドレスｍ
Ｂを指定しておく。

Ｐ４：減数の１５の補数をとるための処理である。１５
の補数がＡＣＣに求められる。

Ｐ５：減算は下位桁からのボローがなければ、減数の１
６の補数と被減数を加算する処理で置換され、下位桁か
らのボローがあれば減数の１５の補数と被減数との加算
で置換される。ボローのない状態をＣ＝１とし、冨てＣ
＋Ｃ＋Ｍ−＋ＡＣＣにて純２進の減算が実行される。こ
のＡＤＣ５Ｋの命令実行結果キャリーが出ることは減算
にてボローが出なかったことを意味するので、Ｐ６　　
をスキップしてＰｌ　　へ進む。

なお、ここでの加算はＰ３　　で指定した第２のメモリ
ーとの間で行われるので実質的に第２メモリー−第１メ
モリーとなる。

Ｐ６：Ｐ５　　のＡＤＣ８Ｔ（命令でキャリイが出なか
った場合、結果１；ｋ　＋　Ｇ進数で求まっているため
６を減じる（１０を加えるのと同等）ことにｊ；って１
０進数に戻す。

Ｐ７　：八〇〇に求まった第２メモリーと第１メモリー
の差を第２メモリーの内容との交換によって転送する。

次桁の減算に備え、ディジットアドレスをアップさせ、
さらに第１メモリーをファイルアドレスｍＡで指定して
おく。減′ｌ：１１すべき最終ディジットをあらかじめ
ｎｌとして決めておくことによって、第２メモリーと第
１メモリーの減算を全ディジットにわたって終えた状態
でＢ　ｔ　−ｎ　＋　となるため、次のＰ８　　をスキ
ップしてＴｙｐｅ　２の処理を終える。

Ｐ８ニブログラムアドレスＰ３　　を指定してＢＬ−０
１になるまでＰ３　〜Ｐ７　の命令をくり返し、１ディ
ジット旬、１０進減算を進めてゆく。

（７）所望領域のメモリーの内容を１ディジット（Ｔｙ
ｐｅ　１　）右シフト Ｐｌ：処理すべきメモリーのファイルアドレスｍＡとデ
ィジットアドレスｎＡを指定する。

Ｐ２　：０をＡＣＣに導入し、右シフトした時、最上位
ディジットに０を入れるための準備をする。

Ｐ３：ＡＣＣとメモリーの内容を交換すると共にディジ
ットアドレスをダウンさせ、１ディジット下位を指定す
る。メモリーファイルアドレスはｍＡで変えない。

次のＰ４　　を介して再びＰ３に戻るので、ＸＤのくり
返しを意味する。Ｐ２　でＡＣＣに入れた０は最初のＡ
ＣＣ４＋Ｍにてメモリーの最」三位ディジットに入り、
もとの最上位ディジットにあった内容はＡＣＣに入る。

Ｐ３　　でディジットアドレスがダウンされ、Ｐ　を介
してＰ３　　に戻ってＸＤを実行した時、最」１位より
１ディジット下位が指定されているので、ＡＣＣに入っ
ているもとの最上位ディジットの内容が１ディジット下
位に転送される。

この時ＡＣＣにＧ′Ａ最−１−位より１ディジット下位
の内容が転送されている。最下位ディジットをあらかじ
めｎ２と決めておくことによって、上記転送を最下位デ
ィジットまでくり返ずと、Ｂ、、−ｎ　２が満足し、Ｐ
４　　をスキップして終える。すなわち１デイジツ！・
毎の内容が下位ディジツー・に転送され、Ｔｙｐｅ　１
を実行する。

Ｐ４　　二ＢＨ１−ｖｌこなるまでＰ３のＸＤをくり返
すためＰ３　に戻る。

（Ｔｙｐｅ２）左シフト Ｐｌ：処理すべきメモリーのファイルアドレスｍＡと最
下位ディジットｎＥを指定する。

Ｐ２　：０をＡＣＣに導入し、左シフトした時、最下位
ディジットに０を入れる準備をする。

Ｐａ：ＡＣＣとメモリーの内容を交換すると共に、ディ
ジットアドレスをア・ツブさせ、１ディジット上位を指
定する。メモリーファイルアドレスはｍＡて変えない。

次のＰ４　を介して再びＰ３　　に戻るのでＸＩのくり
返しを、σ味する。Ｐ２　でＡＣＣにに入れた０は最初
のＡＣＣ４→Ｍでメモリーの最下位ディジノ！・に入り
、もとの最下位ディジットにあった内容はＡＣＣに入る
。Ｐ３　　でディシンドアドレスがアップされ、Ｐ　を
介してＰ３　　に戻ってＸＩを実行した時、最下位より
１ティジット−１−位が指定されているので、ＡＣＣに
入っているもとの最下位ディジットの内容が１ディジッ
ト」１位に転送される。この時Ａ、　ＣＣには最下位よ
り１ディジット上位の内容が１１伝送されている。最上
位ディジットをあらかじめｎ、　　と決めておくことに
よって一１〕記）１を送を最」１位ディジットまでくり
返ずとＢＴ−＝　ｎ　、　　が満足し、Ｐ４をスキップ
して終える。すなわち１ディシソトイげ、内容が」三位
デイジントに転送され、Ｔｙｐ（土２を実行する。

Ｐ４：ＢＩ、−ｖ（こなる］二でＰ３　のＸＩをくり返
すためにＰ３　　に戻る。

（８）　　メモリーの所望領域の１ビツトコンデイジ（
Ｔｙｐｅ　Ｉ　） Ｐｌ：メモリーの処理すべき領域のディジットをファイ
ルアドレスｍＢとディシンドアドレスｎｃで指定する。

Ｐ２：Ｐ、　　で指定されたメモリーのディジットの中
の所望ビットＮに対して１を導入し、Ｔｙｐｅ　Ｉを実
行する。

（Ｔｙｐｅ２） Ｐｌ：メモリーの処理すべき領域のディジットをファイ
ルアドレスｍ１１とディジットアドレスｎ。で指定する
。

Ｐ２：Ｐｌ　　で指定されたメモリーのディジットの中
の所望ピッｌ−Ｎに対して０を導入し、Ｔｙｐｅ　２を
実行する。

（Ｔｙｐｅ　？　） Ｐ　：所望のコンディショナル「咋の１ビツトの存在す
るファイルアドレスｍＢとディジットアドレスｎ。を指
定する。

Ｐ２：Ｐｌ　　で指定したメモリーの領域の中てＮで指
定するビット（所望のコンディショナルＦ７．に対応）
の内容が１の場合はＰ３をスキップしてＰ４　　に進め
オペレーションＯＰ１　を実行する。もし所望ビットの
内容がＯの場合は、次のステップＰ３　　に進む。

Ｐ３：Ｐ２　でのジャッジでフンディショナルＦイが０
の時、オペレーションＯＰ２　を実行するため、プログ
ラムステップをＰｏに指定する。

（Ｉｎ）　　メモリーの所望領域のディジット内容かあ
らかしめ定められた数値かどうかをジャッジし、ジャッ
ジ結果で次に進むプログラムアドレス（ステップ）を変
える。

Ｐｌ：ジャッジすべき内容が入っているメモリーの領域
をファイルアドレスｍＢとディジットアドレスｎ。で指
定する。

ｒ’：ｐ、　　で指定したメモリーの内容をＡＣＣに導
入する。

Ｐ３　：ＡＣＣの内容とおらかしめ定められた数値Ｎど
を比較し、等しい時はＰ４　　をスキップして■〕５　
へ進み、オペレーションｏｐ、　　を実行する。

もし、ＡＣＣの内容とＮが等しくない時はＰ４　　に進
む。

Ｐ４ニブログラムアドレス（ステップ）Ｐｎ　を指定し
、Ｐｎ　ヘジャンプする。Ｐｎ　　にてオペレーション
ＯＰ２　を実行する。

（１１）　　メモリーの所望領域の複数ディジットの内
容が全てあらかじめ定めた数値Ｎと等しいかどうかをジ
ャッジし、ジャッジ結果で次Ｐ１：ジャッジすべきメモ
リーの領域をファイルアドレスＩｎｋで指定し、第１の
ディジットアドレスをｎＥで指定する。

Ｐ２：比較したい数値ＮをＡＣＣに導入する。

Ｐ３：ＡＣＣの比較値Ｎとメモリーの所望領域の所望デ
ィジットとの内容を比較し、一致している時は続くディ
ジットの比較をするためにＰ　をスキップしてＰ５　へ
進む。一致しなかった時はＰ４　　に進む。

Ｐ：Ｐ３　で不一致の時はすぐオペレーションを実行す
るためプログラムアドレス（ステップ）をＰ　に指定し
ジャンプさせる。

Ｐ５：ディジットアドレスに１を加えることによってデ
ィジットアドレスをアンプさせる。この処理はメモリー
の複数ディジットを順次ジャッジしていくためのもの。

ジャッジしてゆくメモリーの最終ティジットアドレスを
あらかじめ（■）として決めておくことによって、」１
記比較を所望ディシソ１−間くり返す。もし途中で不一
致状態になればＰ４　　を経てオペレーションＯＰ２　
を実行するが、Ｂｌ−＝　ｖになるまで一致し続けた場
合にはＰ６　　をスキッフシてＰ７　へ進み、オペレー
ションＯＰ、　　を実行する。

Ｐ７：Ｐ５　にて一致続く時、Ｐ３　に戻ってジャッジ
をくり返す。

Ｐｌ：ジャッジすべきメモリーのファイルアドレスｍＢ
　とディジットアドレスｎｃを指定する。

Ｐ：Ｐ、　　で指定したメモリーの内容をＡＣＣに導入
する。

Ｐ３：メモリーの内容と比較すべき数値をＮとすると、
１６−Ｎなる数値をオペランドで指定し、その内容とＡ
ＣＣのメモリー内容を加算しＡＣＣに求める。この加算
において第４ヒツトキヤリーが出るということは２進加
算結果が１６を越えたことを意味する。つまりＭ＋（＋
　６−Ｎ）＞１６であったわけで、これはＭＮでなかっ たわけでＰ４　　に進む。

Ｐ４：Ｍ″２Ｎでない時、このステップでプログラムア
ドレスをＰ　に指定してジャンプし、Ｐｏ　　でオペレ
ーションＯＰ２　を実行させる。

（１濁　　メモリーの所望領域の内容があらかじめ定Ｐ
１：ジャッジずべきメモリーのファイルアドレスｍＢと
ディシンドアドレスｎＣを指定する。

Ｐ２：Ｐｌ　　て指定したメモリーの内容をＡＣＣに導
入する。

Ｐ３：メモリーの内容と比較する数値をＮとする。１５
−Ｎなる数値をオペランドで指定し、その内容とＡＣＣ
のメモリー内容を加算しＡＣＣに求める。

この加算で第４ビツトにキャリーが出るということは２
進加算結果が１６を越えたことを意味する。つまりＭ＋
（１５−Ｎ）〉１６であったわけで、これはＭ〉Ｎ＋１
、すなわちＭＡＮである。この場合、本命令はＰ４　　
をスキップしてＰ５　に進んでオペレーションＯＰ、　
　を実行する。もしキャリーが出なければ：Ｍ＞Ｎでな
いわけでＰ４　　に進む。

Ｐ４　：Ｍ＞Ｎでない時、このステップでプログラムア
ドレス（ステップ）をＰｎ　　に指定してジャンプし、
Ｐ　でオペレーションＯＰ２　を実行させる。

（１４）　　メモリーの所望領域の内容を表示する。

Ｐｌ：表示体を時分割表示させるための桁選択信号を発
生させるバッファレジスタＷの全内容をリセットするた
めにＷのビット数０１　をＡＣＣに入力する。

Ｐ２：レジスタＷの全内容を１ビット右シフト後、第１
ビツトにＯを入力する。Ｐ３　　で０４−１になるまで
Ｐ４　　を介してこれをくり返すことによってＷの全内
容をリセットする。

Ｐ３：オペランド■９を１１１１にすることによってＡ
。＋１１１１がなされ、実質的にＡＣＣ−１を行う。Ｐ
ｌでＡＣＣにｎｌを入れているのでこの回数くり返すこ
とによってＡＣＣ＝０となった次の１１１１との加算の
時のみ第４ビツトキヤＩＪ　　Ｃ４が０になるのでこの
時のみＰ４　　へ進み、それ以外はＰ５ヘスキップする
。

Ｐ４　：Ａｃ＋ｌＴ１１にて第４ビットキャリーＣ４−
０の時はＷの全内容を０にしたということで前処理を終
え、メモリーの表示ステップの第１アドレスＰ６をジャ
ンプする。

Ｐ５：　Ａ、ＣＣ−１−１＋　１１にて第４ビツトキヤ
リーＣ４＝＋の時はまだＷの全内容を０にする処理を終
えていないのでＰ２　　に戻り、ＷへのＯ入力をくり返
す。

Ｐ６：表示すべき内容の入っているメモリー領域の第１
位桁をファイルアドレスｍＡとディジットアドレスｎＡ
で指定する。

Ｐ７：表示用桁選択信号を発生させるレジスタＷの内容
を１ビット右シフトさせた後、第１ビットに１を入れる
。これにて第１桁表示体への桁選択信号供給に備える。

Ｐ８：指定されたメモリーの所望領域の内容をＡＣＣに
入力する。メモリーファイルアドレスは変えずＩＴＩ　
Ａである。又、次桁処理に備え、ディジットアドレスを
ダウンさせておく。

Ｐ９　：ＡＣＣに入っているメモリーの内容を出力バッ
ファレジスタＦに転送する。レジスタＦの内容はセグメ
ントデコータＳＤに入力され、セグメント表示用信号を
発生させる。

Ｐｌｏ　　’レジスタＷの内容を外部に表示信号として
出力するためコンディショナルＶ／ＦＮｐに１を入れ、
セット状態にする。これにて第１桁の表示体でＰ９　　
で処理したメモリー内容を表示する。

ＰＩｌ’１桁分の表示時間を決めるためのカウント初期
値ｎ２をＡＣＣに入力する。

Ｐｌ２：Ｐ３　　と同じ様に実質的にＡＣＣ−１を行う
。ＡＣＣが０になった時はＰｌ３へ、ＡＣＣの内容がＯ
でない時（Ｃ４＝１の時）はＰＩ／Ｉヘスキップしてこ
の処理をくり返す。

Ｐｌ３：所望表示時間をＰｌ２のＡＣＣの内容カウント
で処理し、カウントを終了すると、ＰＩ３を介してＰＩ
５ヘジャンプする。このカウント時間が１桁表示時間に
なる。

Ｐ１４：所望表示時間が経過するまではＰｌ２からＰｌ
３をスキップしてＰＩ／ｌに進み、再びＰ１２にジャン
プし、これをくり返す。

Ｐ）　５　：　Ｎ　ｐをリセットシ、表示体への桁選択
信号の供給をストップする。次にＰＩＯで再びＮｐがセ
ットされるまでは表示の隣接桁信号による重なり表示画
１にに適用される。

Ｐｌ６：次桁の表示に（ｉｉｉｉえ、レジスタＷを１ピ
ツＩ・右シフトすると共に第１ビツトにＯを入れ、実質
的にｌビット下位桁にＰ７　で入力した１をシフトシ、
次桁選択に備える。

Ｐ１□：表示すべきメモリーの最終ディジットを終えた
かどうかのチェックで、Ｐ８　　の処理でＢＩ、−１が
なされているので、最終ディジット−１の値１１Ｅにな
ったかどうかをチェックする。

Ｐｌ８：最終ディジットが到来していない時はＰ８に戻
り、次桁の表示処理をする。

Ｐ１９：例えば、フラッグ１？／ＦＦＡを表示の終了条
件とすれば、ＦＡ−１でＰ２ｏをスキップして一連の表
示処理を終える。

Ｐ２ｏ：Ｐ１９でＦＡ−〇ならば再び第１デイジツトか
ら表示処理をくり返すべくＰ６　　にジャンプする。

（Ｔｙｐｅ　　２　　） Ｐｌ：表示体を時分割表示させるための桁選択信号を発
生させるバッファレジスタＷの全内容をリセットするた
めに、Ｗのビット数ｎ１　　をＡＣＣに入力する。

Ｐ２　：レジスタＷの全内容を１ビツト右シフト後、第
１ビツトにＯを入力する。Ｐ３　でＣ４−１になるまで
Ｐ４　を介してこれをくり返すことによってＷの全内容
をリセットする。

Ｐ３：オペランド■Ａ　を１１１１とすることによって
ＡＣ＋１１１１がなされ、実質的にＡＣＣ−１を行う。

ＰｌでＡＣＣにｎｌを入れているのでこの回数くり返す
ことによってＡＣＣ＝Ｏになった次の１１１１との加算
の時のみ第４ビツトキヤＩＪ　　Ｃ４が０になるので、
この時のみＰ４　へ進み、それ以外はＰ５ヘスキップす
る。

Ｐ４　：　ＡＣＣ＋１１１１にて第４ビットキャリーＣ
４−０の時は、Ｗの全内容を０にしたということで前処
理を終え、メモリーの表示ステップの第１アドレスＰ６
　ヘジャンプする。

Ｂ５　：　ＡＣＣ＋＋　１１１にて第４ビツトキヤリー
Ｃ４＝１の時は、まだＷの全内容をＯにする処理を終え
ていないのでＢ２　に戻り、Ｗへの０人力をくり返す。

Ｂ６：表示すべき内容の入っているメモリー領域の第１
位桁の」三位４ビットをファイルアドレスｍＡとディジ
ノ１−アドレスｎＡで指定する。

Ｂ７：指定されたメモリーの所望領域の内容をＡＣＣに
入力する。メモリーファイルアドレスは変えずｍＡであ
る。又ディジットアドレスをダウンさせ下位４ビツトを
指定する。

Ｂ８　：ＡＣＣの内容、すなわち上位４ビツトをテンポ
ラリ−レジスタＸに転送する。

Ｐ、：指定されたメモリーの所望領域の内容をＡＣＣに
入力する。メモリーファイルアドレスは変えずｍＡであ
る。又ディジットアドレスをダウンさせ、次桁の上位４
ビツトを指定する。

ＰＩｏ：ＡＣＣの内容をスタックレジスタＳＡに、テン
ポラリ−レジスタＸの内容をスタックレジスタＳＸに導
入する。

Ｐｌ、：表示用桁選択信号を発生させるレジスタＷの内
容を１ビツト右シフトさせた後、第１ビツトに１を入れ
る。これには第１桁選択信号供給に備える。

Ｂ１２：レジスタＷの内容を外部に表示信号として出力
するためのコンデイショナルＦ７゜ＮＰに１を入れセッ
ト状態にする。これにて第１桁の表示体で１”’１０で
処理したメモリー内容を表示する。

Ｐ、３：　１桁分の表示時間を決めるためのカウント初
期値ｎ２をＡＣＣに入力する。

Ｐｌ４　　”　３　　と同じ様に実質的にＡＣＣ−１を
行う。ＡＣＣが０になったときはＰｌ５へ、ＡＣＣｌｏ
の時（Ｃ４＝１の時）はＢ１６へスキップしてこの処理
をくり返す。

Ｐｌ、：所望表示時間をＢ１４のＡＣＣの内容カウント
で処理し、カウントを終了すると、Ｂ１５を介してＰ１
□ヘジャンプする。このカウント時間が１桁表示時間に
なる。

Ｂ１６：所望表示時間が経過するまでは、Ｂ１４からＢ
１５をスキップしてＢ１６へ進み、再びＢ１４にジャン
プし、これをくり返す。

Ｐ、７：Ｎｐ　をリセットシ、表示体への桁選択信号の
供給をストップする。次にＰＩｏで再びＮ、がセラＩ・
されるまでは表示の隣接桁信号により重なり表示防止に
摘要される。

Ｂ１８：次桁の表示に備え、レジスタＷを１ビット右シ
フトすると共に第１ビットにＯを入れ、実質的に１ビッ
ト下位桁にＢ７　で入力した１をシフトする。

Ｂ１９：表示すべきメモリーの最終ディジットを終えた
かどうかのチェックで、Ｂ９　の処理でＢ１、−１がな
されているので最終ディジット−１の値ｎ９になったか
チェックする。

Ｐ２ｏ：最終ディジットが到来していない時はＢ７に戻
り、次桁の表示処理をする。

ｊｎ　ｒ’３２ ’ｆ７ｉ：：ｌ’：；５８−９［］２Ｇ［］　（２３）
Ｐ１〜Ｐ、　８：　（＋４１で説明した表示処理である
。

Ｐ１９：レジスタＷの全ディジットの内容を表示後、フ
ラッグＩ７１？ＦＣをセットシ、キー信号■１　〜Ｉ、
　　を全て１にする。

Ｐ２Ｏ’キー人力ＫＮ　　に接続されているキ一群のい
ずれかが押されていればＰ３ｏヘジャンプする。

Ｐ−（’：キー人力ＫＮ２〜ＫＦ２の各々に対して、２
２７ 接続されているキ一群のいずれかが押されたかどうかを
ジャッジし、押されていなければ次のステップをスキッ
プしてゆく。押されていればＰ３ｏヘジャンプする。

Ｐ２８：いずれのキーも押されていない場合で、Ｆ／Ｆ
Ｆｃ　をリセットし、キー抑圧チェックを終える。

Ｐ２９：Ｐ６　　ヘジャンプして再び表示を続ける。

Ｐａｏ　　’キーが押圧された時にくるステップで、第
１のキーストローブ信号１１　　発生のためにメモリー
ディジットアドレスを第１状態ｎ１　にする。

Ｐ３１：キー人力ＫＮ、　　に第１キーストローブ信号
■１　　が入力されたかどうかジャッジし、入力されて
いなければＰ３３ヘスキップする。

Ｐ３□　：キー人力ＫＮ、　　に第１キーストローブ信
号■１　　が入力された時で、・１・−の種類が判別さ
れ、ＰＡ　にジャンプして、この判別されたキーに対応
した制御を以下行わせる。

そしてそのキー制御を終えた後はＰｌ　　へ直接ジャン
プして表示を開始させる。

（Ｐ２　　はＰｌ　　ヘジャンプさせるためのステップ
例） ’？１３〜論、：第１ギーストローブ信号１１　に接続
されているキーを順次判別、所望４−一が押圧されてい
ればＰｌｌ　〜ＰＤ　ヘジャンプしてそのキーに対応し
た制御をする。

Ｐ３９：第１キーストローブ信号■１　　に接続されて
いるキーが押されなかった時で、第２のキーストローブ
信冗発生のためにメモ（＋０１） −デイジットアドレスをアップさぜる。

Ｐ４１〜：所望のキーストローブ信号を発生させると共
に、ＫＮ　　〜ＫＦ２を順次ジャッジ■ し、押圧されたキーの種類を判別し、押圧されたキーに
対する制御をするために所望ステップにジャンプする。

ＰＡ　〜：第１のキーに対する制御ステップＰＸ：第１
のキー制御完了後Ｐ１　に戻り表示を再開する。

以上がＣＰＵの主な処理動作の説明である。

次に音声出力制御方法について説明する。

第４図は音声出力制御回路の一例を示し、図に於て、Ｖ
Ｒは音声データが記憶されているリード・オンリー・メ
モリー（ＲＯＭ）、ＶＡＣはｖＲのアドレスカウンタ、
ＶＡＤはＶＲのアドレスデコーダ、ＦＡは加算器、ＣＬ
ＡはＶ　Ａ、　Ｃのリセット回路、ＤＡＣはディジタル
−アナログ変換回路、ＬＰＦは低減Ｆ波器、ｓｐはスピ
ーカ、ＤＤはスピーカ駆動回路、ＪＥはＥＮＤコード検
知回路、ＣＣはコード変換回路、Ｓｌ　　はＣＣの入力
信号、ｒ１ｎ９） Ｓ２　はＪＥの出力信号、ｖＣＣは音声出力制御回路、
ＶＲｏはＶＲの出力をそれぞれ表わす。メモリＶ　Ｒ内
には音声データが記憶されている。ＰＩ。

Ｐ２　・・・は音声語の各領域を示す。

ＶＡＣは音声出力しない１１７７は、ＣＴ−Ａにてリセ
ットされているものとする。アドレスカウンターＶＡＣ
がリセット状態ではＶＲのいずれのアドレスも指定され
ず、したがって実竹的に音声出力されない。

音声出力させたい時には対応する音声領域Ｐのイニシャ
ルのアドレスをＶ　Ａ　Ｃに設定する。例えば所望の語
がＰ２　領域に入っているものとすると、Ｐ２　のイニ
シャルアドレスをＶ　Ａ、　Ｃに設定する。

すると、イニシャルアドレスのデーター■Ｒｏより出力
される。

なおＦＡｉｔ、ＶＡＣのアドレスをｌｓｌ、ｅｐルアツ
ブぜるための加算回路でＶ　Ａ　Ｃ−１−１→ＶＡＣを
行う。ＶＡＣがリセット状態にある時（：１、このＦＡ
は動作ぜずＶＡＣの内容が変えない。すなわちリセット
のままである。

しかしイニシャルアドレスが到来して＼「０」の状態に
なると自動的に一定のザンブリング周波数で上記ＶＡＣ
−１１→ＶＡＣを行うものとする。

したがって、イニシャルアドレスがＶＡＣに設定される
と、以降自動的にアドレスはｌ　５ｔｅｐずつアップし
てゆ（。このためｖＲｏの出力は、Ｐ２の領域の量子化
データーが順次出力される。

このｖＲｏの出力は、ＤＡＣでＤ−Ａ変換し、さらにＬ
ＰＦで低周波成分を通過させる。これはデーターをＤ−
Ａ変換した時のアナログ出力が階段的なものである場合
、そのままスピーカーで出力すると、高周波成分がある
ため雑音的な音声が混じり、聞き苦しいことがあるので
、ＬＰＦでろ波することが望ましい。

こうしてＬＰＦの出力をスピーカー駆動回路ＤＤを介し
てスピーカーＳＰで音声出力してゆく。

ＶＲの各領域のデーター構成は、第５図に示す様に、音
声データーの一番最後の５ｔｅｐにＥＮＤ（終了）コー
ドを加えて形成されている。したがって、所望の音声出
力を完了すると、ＶＲｏよりＥＮＤコードが出力される
。

これをＪＥで検知し、ＣＴ−Ａを働かぜてＶＡＣをリセ
ットする。このことによってＶＲのいずれのアドレスも
指定されなくなり、一連の音声出力が停止する。

続いて新たにＶＡＣにイニシャルアドレスが設定される
までは、この状態を維持する。

ＣＣはコード変換回路で出力じたい音声領域のイニシャ
ルアドレスをＶＡＣに設定するために、音声領域指定信
号Ｓ１によって、所望のイニシャルアドレスを決定する
ための変換回路である。

Ｓ２はＪＥの出力で、連お“１）シて多語の発生をして
ゆく場合、ＪＥの出力によって次の詔に対応したＳ、信
号を与えてゆく。

」二記コード変換器は音声領域指定信号Ｓ１を受けてＶ
Ｒのアドレスを決定するためのものであるが、内部にゲ
ート回路を内蔵し、トリガ信号Ｓ。

が到来した時だけ、その指定信号Ｓ１　のコード変換し
たものをＶＡＣに伝達さぜるようにしても良し）。

（＋０５） 以下本発明の音声機器の動作を第６図、第７図のフロー
チャート図を用いて説明する。

第６図はキーに対応した音声を発生する処理を行うフロ
ーチャー１・図である。

図に於て、ｎｌ、ｎ２．　　・・・ｎ３はどのキーが押
されたかのジャッジ処理を行うステップで、例えば「０
」なるキーが押されたとすると、ステップ１】１→ｎ４
へ進み、「０」をリード・インするための処理を一般的
な方法で行う。

これが終った後に音声出力制御がなされる。ステップｎ
７　でアキュムレータＡＣＣのオペランドＩ３を入力す
ると、ここでのオペランドは４ビツトとして、数値キー
のときは、例えば００００を入れる。そしてｎ８でこの
ＡＣＣの内容をテンポラリ−（一時記憶）レジスタＸに
導入する。次のｎ９で再びＬＤＴ命令を出力する。（第
１表のＮ。

１２参照） ただし、ここでのオペランドは「０」キーを表現するた
めに、例えけ０００１としておく。それによってアキュ
ムレータＡＣＣに０００１を導入す（＋０６） る。ｎ１ｏのＴ命令で”＋８にジャンプする。ｎ１８の
５ＴＯＰ命令でアキュムレータＡ、　ＣＣとレジスタＸ
の内容がスタックレジスタＳＡ、、ＳＸに転送されるの
で、結局スタックレジスタの内容はＳＸ　　　　５Ａ ｏｏｏｏ　　ｏｏｏ＋　　で０を表現するコードとなる
。

このＳＸ　、ＳＡ小出力音声合成回路ＶＣＣの８１人力
に与えられている。そして次のｉ］１９でフラッグＩ？
／ＦＦｎ　　をセットする。■？１．出力＋Ｊ：　ｖ　
ｃ　ｃのＳ。

入力に接続され、Ｓｏ　−１になることにてＳＸ。

ＳＡのコードが■ＣＣのコード変換器ＣＣに実質的に取
り入れられてコード変換を行い、以下数字「０」に対応
する言葉「レイ」又は「ゼロ」を発生する。ステップｎ
２ｏでセットされているＦＴ３　　をリセットシておく
。

図キーがもし押された時は、ｎ６で区キーの一般的処理
を行い、その後ステップｎ１、に進む。ｎ１５で第１の
オペランドＩ８をアキ、−ムレータＡＣＣに入れ、ＪＧ
でテンポラリ−レジスタＸにこれを移し、”＋７で第２
のオペランド■９　をＡＣＣに入れ、ｎ　で−気にスタ
ックレジスタＳＸ、ＳＡに８ 転送する。

第１．第２のオペランドは次のようになる。

ＳＸ　　　　　　　　　　５Ａ ０００１　　　　　　０１０１ 一第１−　　　−第２− 例えば、上記の様に０００１，０＋０１としておくと、
ＳＸ　、ＳＡに、０００１０１０１コードが入る。この
コードを「×」に対応するコードと考えればよい。８ビ
ツトとしであるのは、４ビットであれば１６通りの言葉
しか扱えないので、こういうことを防ぐためである。

こうしてｎ１８でＳＸ　、ＳＡに移した後、ｎ１９でフ
ラッグフリッペフロツプＦＢ　をセットし、このコード
を音声出力制御回路ｖＣＣのコード変換器ＣＣでコード
変換し、例えば「×」に対応する言葉「カケル」のイニ
シャルアドレスをメモリーＶＲのアドレスカウンタＶ　
Ａ、　Ｃに入力する。以下「カケル」を音声出力させる
。

次にイコール目キーを押して所望演算させた後の音声出
力方法を第７図のフローチャート図に基づき説明する。

図キーを押さない時は、ステップｎ２２へ進みメモＩＪ
Ｍ、の内容を表示して■びキー確認の処理をする。図キ
ーを押すと、その対応した処理をステップｎ２３で行い
、処理結果をメモＩＪ　Ｍ　Ｉ　　に一般的な方法で求
める。そしてｎ２／ｌに進む。

以下、本発明と特に関連する部分について説明を続ける
。

ステップｎ２４〜ｎ３１は「こたえは」という言葉を発
する処理のステップで、ｎ　のＬＤＴ命令で７１ アキュムレータＡＣＣに「こたえ（ｊ」という合成デー
タの入っている音声出力制御回路ｖＣＣのイニシャルア
ドレスを指定するだめのコード（８ビツト）の」三位４
ビットを指定する。ｎ２５でこの」三位４ビットコード
をテンポラリ−レジスタＸに入れ、次の”２６で下位４
ビツトをアキュムレータＡＣＣに入れる。そしてｎ２７
の５ＴＰＯ命令（インストラクションコードＮｏ　５２
第１表参照）でスタックレジスタＳＸ、ＳＡに８ビット
のコードを一斉に転送する。

（＋０９） そしてステップｎ２８のフリップフロップＦＢ　セット
で「こたえは」のイニシャルアドレスを指定して、発声
を開始する。ｎ２９でＦＢ　をリセットシておく。

”３０．１　ｎ３１は「こたえは」という言葉を終了し
たかどうかのチェックである。中央処理装置ＣＰＵの入
力端子は音声出力制御回路ＶＣＣの終了信号Ｓ２に接続
されているので、Ｓ２信号が発生されない時は、ｎ３０
−＋”３１→ｎ３１・・・と繰り返す。（ｎ３１のＴ命
令のオペランドは当然ｎ３ｏのアドレス値にしておく。

）Ｓ２　が発生すると、ｎ３１をスキップしてｎ３２に
進む。ステップ０３２〜”５０はメモリＭ１のデータを
Ｏサプレス処理をしながら音声出力するためのものであ
る。数値データであるので、ここでは上位４ビツトは常
に００００としておく。

ｎ３２はこのための処理で００００をアキュムレータＡ
ＣＣに入れ、ｎ　でこれをＸレジスタに移す。

３ ｎ３４のＬＢ命令でメモリＭ１の最上位ディジットを指
定する。そして”３５でメモＩＪＭ、の内容をアキュム
レータＡＣＣに導入する。最下位ディジ（１１０） ットまで処理をしたＩ＋−’ｊにはＩ−Ｄ命令に内蔵さ
れるＢＬ−■が満足し、盲］３６をスキップしてｎ３□
へ進むが、それまではｎ３６へ進み、さらにｎ３８ヘジ
ヤンプする。ここのＳ　Ｋ　Ｉ？　ＡはフラッグＦ／Ｆ
ＦＡ　のジャッジで、後述するがデータの」１位が順次
０かどうかジャッジしているので、＼０が来るとＦＡが
セットされ、それまではハはリセット状態である。した
がって、もし最」二位相がＯならばｎ３９からｎ　ヘジ
ャンプする。１１　　のＳ　Ｋ　Ａ、　Ｉはアキ４１　
　　　　　　　　　　　　　　　　４１ユムレークＡＣ
Ｃとオペランド■の内容が一致がされているかどうかの
ジャッジで、ここでのオペランドＩは００００と選んで
おく。ずなわち、ｈ３゜でＡ、　ＣＣにメモリ内容が入
っているのでこの内容が１０進数Ｏかどうかをチェック
するもの。ＡＣＣ−〇ならばｎ　をスキップしてｎ′へ
准み、ここか４２　　　　　　　　　　　　　　　７１
２ら再びｎ　に戻る。これをＡＣＣ〆０になるまで５ 繰り返す。

ｎ　のＬＤ命令を実行した時、自動的にメモリ５ −デイジットアドレスカウンタがダウンする様になって
いるので上記処理が出来る。こうしてＡＣＣ＼０になる
とｎ、４、→ｎ４２→”／１３と進ろ、ｎ４３でフリッ
プフロップＦＡ　　をセットする。続く０４４のステッ
プの５ＴＰＯ命令でその時の数値コードを一斉にＳＸ、
ＳＡに移す。そしてｎ４５でフリップフロップＦＢをセ
ットするので、この数値を音声発生し始める。ｎ４６で
ＦＢ　をリセット状態ておく。ｎ４□。

ｎ４９の音声出力終了のジャッジで、上記数値対応語を
音声出力し終るまでこれを繰り返す。音声出力し終える
と、ｎ　をスキップして、ｎ４９へ進み、８ ざらにｎ　に戻り、次の桁のデータをメモリーＭ１から
アキュムレータＡ　ＣＣに導入する。ｎ３５→ｎ３６→
ｎ３ｇと進むが、先のｎ４３で７リツプフロツプＦＡが
セットされているので、ｎ　をスキップして軸７ へ進み、さらにｎ４４へと進み、次桁の数値コード発声
処理を行う。以下、これを繰り返す。

データの入っているメモＩＪＭ、の最下位桁のひとつ下
位の桁を０２　　とすると、最下位桁の音声出力を終え
てｎ３５へ来た時、ここでＢＬ＝Ｖ（Ｖ−ｎ２）となる
のでｎ３６をスキップして”３７へ進み、さらに”５０
ヘジヤンプする。ここで、ＦＡ　　をリセットして一連
のデータ出力を終える。

さらにステップ”５１〜ｎ５６について説明する。

このステップは本発明に係る「でず」の音声出力処理を
示す。

ステップ”５１は「でず」のコードの」−記４ビットを
アキュムレータＡＣＣに入れる処理で、”５２でこれを
Ｘレジスタに移し、ｎ　で下位４ビツト３ をアキュムレータＡＣＣに入れ、＋１５４で一斉にスタ
ックレジスタＳＸ　、ＳＡに転送し、ｎ５５のフリップ
フロップＦＢ　セットで音声出力制御回路ＶＣＣにて「
です」を音声出力させる。ｎ５７＋”５８はｎ３０１”
３１と同様で音声「゛です」を発生し終えて初期状態に
戻す処理を行う。

これによって、音声出力「です」を発声している途中で
、キー押した時、「でず」の言葉が土切れてしまうこと
があるのでこれを防雨する。

」二連したステップｎ１　、ｎ２．・・・ｎ３１”２＋
１０２２の処理については前述したＣＰＵ装置の処理リ
スト（１つに基づいて実行することができるものである
。

（１１３） このようにして、データの自動音声出力の後に「です」
という様な数値以外の言葉を発生させ、これによってキ
ー抑圧時の音声と処理データを区別したり、処理データ
の出力直前に「こたえ」という様に言葉でデータを区別
することができる。

一方、第６図に於て、ステップｍ１〜ｍ３は第１図に示
したＶキーにより、一つ前に押されたキーの内容を音声
で出力するために追加されるステップである。

区キーを押すと、ステップｍ１→ｍ２　と進み、フラッ
グＦ／／ＦＦＢ　　がセットされる。キーを押圧し終え
た状態は図のＩｌｌ］、［１，・・・区キーの処理を確
認することで判別できる。

すなわち、ｎ１８の５ＴＰＯ命令でスタックレジスタＳ
Ｘ　、ＳＡにキーコードを入力しており、そのコードは
次のキーを押さない限りそのままの状態を維持している
。

従って、フリップフロップＦＢ　をセットさせ、音声制
御回路ＶＣＣのトリガ入力Ｓ。にＦＢの出力を与えたな
らば、当然そのときにスタックレジｒ１１Ａ） スタＳＸ、ＳＡに入っているキーコードをＶＣＣ内で解
読して対応音声を出力させる。

ｍ３はＦｌｌをリセットシ初期状態に戻すステップであ
る。

以」二の様にしてＶキーを押すことによって一つ前のキ
ーが音声で確認できる。

〈効　果〉 以」−説明したように本発明によれば、キー操作すべき
前の状態を判断して正確なキーのリードインを行わせ得
、誤った計算をすることがなくなる。

【図面の簡単な説明】

第１図は本発明の音声情報処理装置を計算機に採用した
場合の一実施例を示すフロック線図、第２図はマイクロ
プロセッサＣＰＵの具体的論理回路構成図で第２Ａ〜２
Ｄ図を含む。第３図は第２図Ａ、　−Ｄと等価な回路を
示す線図、第４図は音声出力制御回路のブロック線図、
第５図はメモＩＪ−ＶＲの各領域のデータ構成を示す図
、第６図及び第７図は同上計算機の動作を説明するため
のフローチャート図を示す。 ＣＰＵ　：マイクロプロセッサ、ＤＳＰ：表示体、ＫＥ
Ｙ：キー人力装置、ｌｙｌ：音声確認キー、Ｍｌ：メモ
リー、ＶＣＣ：音声合成回路、ＳＸ　、　ＳＡ　ニスタ
ックレジスタ、ＶＲ：リード・オンリーメモリ、ｖＡＣ
＝アドレスカウンタ、ＶＡＤニアドレスデコーダ、ＦＡ
：加算器、ＣＬＡ　：リセット回路、ＤＡＣ：デイジタ
ルーアナログ変換回路、Ｌ　Ｐ　Ｆ　：低域沖波器、Ｓ
Ｐ：スピーカ、ＤＤ：駆動回路、Ｊ　Ｅ　：　ＥＮＤコ
ード検知回路、ＣＣ：コード変換回路、ＶＣＣ：音声出
力制御回路。 代理人　弁理士　福　士　愛　彦（他２名）ｆｒｏｍ　
”、￥　　ＫＥＹ　　　　　１０　＝０ＫＥＹ ４４４− 石７　図

Claims (2)

【特許請求の範囲】
1. （１）情報を入力するためのキー人力装置、前記キー人
   力装置を介して入力された情報を示す第１の可聴音を発
   生するための可聴音発生手段、 前記可聴音発生手段は、前記キー人力装置」−の予め操
   作されたキーとの同一性を示す第２の可聴音を発生する
   ための前記キー人力装置上の特定のキーに応答する手段
   を備えることを特徴とする音声情報処理装置。
2. （２）可聴音発生手段が音声合成器である特許請求の範
   囲第１項記載の音声情報処理装置。