JPS5892271A - ＧａＡｓマイクロ波モノリシツク集積回路装置 - Google Patents
ＧａＡｓマイクロ波モノリシツク集積回路装置Info
- Publication number
- JPS5892271A JPS5892271A JP56191166A JP19116681A JPS5892271A JP S5892271 A JPS5892271 A JP S5892271A JP 56191166 A JP56191166 A JP 56191166A JP 19116681 A JP19116681 A JP 19116681A JP S5892271 A JPS5892271 A JP S5892271A
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- JP
- Japan
- Prior art keywords
- layer
- gaas
- dielectric layer
- integrated circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＧａＡｓ集積回路装置、具体的にはＧａＡｓマ
イクロ波モノリシック集積回路装置の改良に係る。
イクロ波モノリシック集積回路装置の改良に係る。
まず通常のＧａＡｓアナログ集積回路（以下単にＧａＡ
ｓ Ｉ Ｃと略称する）の構造と製法に関し、図面によ
って説明する。第１図（ａ）（ｂ）は通常のＧａＡｓ
Ｉ Ｃの構造を示す平面図および断面図である・なお簡
単のためにＧａＡｓ電界効果トランジスタ（以下ＧａＡ
ｓＰＥＴと略称する）と分布定数回路で構成した入出力
整合回路からなるＧａＡｓ Ｉ Ｃを例にとって説明す
る０図において、まず、半絶縁性ＧａＡｓ基板（１）上
にある部分に、Ｓｉなどのイオン注入によシｎ型動作層
２を形成し、その上にソース（３）、ドレイン（４）の
オーミック電極とゲート（５）のショットキ電極を形成
してＧａＡｓＦＥＴが形成される。さらにＧａＡｓ Ｆ
ＩＴの入力ゲート側と出力ドレイン０１１１にそれぞれ
分布定数回路配線による入力出力整合回路（６） （７
）を形成することによシ、入出力端（８） （９）を有
するＧａＡｓ Ｉ Ｃが完成する。
ｓ Ｉ Ｃと略称する）の構造と製法に関し、図面によ
って説明する。第１図（ａ）（ｂ）は通常のＧａＡｓ
Ｉ Ｃの構造を示す平面図および断面図である・なお簡
単のためにＧａＡｓ電界効果トランジスタ（以下ＧａＡ
ｓＰＥＴと略称する）と分布定数回路で構成した入出力
整合回路からなるＧａＡｓ Ｉ Ｃを例にとって説明す
る０図において、まず、半絶縁性ＧａＡｓ基板（１）上
にある部分に、Ｓｉなどのイオン注入によシｎ型動作層
２を形成し、その上にソース（３）、ドレイン（４）の
オーミック電極とゲート（５）のショットキ電極を形成
してＧａＡｓＦＥＴが形成される。さらにＧａＡｓ Ｆ
ＩＴの入力ゲート側と出力ドレイン０１１１にそれぞれ
分布定数回路配線による入力出力整合回路（６） （７
）を形成することによシ、入出力端（８） （９）を有
するＧａＡｓ Ｉ Ｃが完成する。
第１図に示す従来の−０ｓＩＣにおいては半絶縁性基板
の誘電率εが１２程度で、自由空間波長λａｉｒに相当
する伝送線路をＧａＡｓ基板上に分布定数線路で形成す
ると、その波長λｇはλＢｉｔ／／７程度つまシ〜λａ
ｔｒ／３．５になる。この波長に基づいてＧａＡｓ Ｉ
Ｃの入出力整合パターンが設計され、ＧａＡｓ Ｉ
Ｃチツプの大きさもこの入出力整合回路部により支配さ
れてしまうことが多い。
の誘電率εが１２程度で、自由空間波長λａｉｒに相当
する伝送線路をＧａＡｓ基板上に分布定数線路で形成す
ると、その波長λｇはλＢｉｔ／／７程度つまシ〜λａ
ｔｒ／３．５になる。この波長に基づいてＧａＡｓ Ｉ
Ｃの入出力整合パターンが設計され、ＧａＡｓ Ｉ
Ｃチツプの大きさもこの入出力整合回路部により支配さ
れてしまうことが多い。
従ってこのような整合回路の複雑な組合せからなる実際
のＧａＡｓ Ｉ Ｃにおいては、できるだけチップ面積
を小さくして高集積化を図ることが要求される。
のＧａＡｓ Ｉ Ｃにおいては、できるだけチップ面積
を小さくして高集積化を図ることが要求される。
本発明はこのような観点に鑑みてなされたもので、チッ
プ面積をできるだけ小さくできるＧａＡｓ ＩＣの構造
を提供するものである。
プ面積をできるだけ小さくできるＧａＡｓ ＩＣの構造
を提供するものである。
以下、図面に従って本発明の一実施例について説明する
。第２図（ａ） （ｂ）は本発明によるＧａＡｓ Ｉ
Ｃの構造を示す平面図および断面図である０図において
、まず、半絶縁性ＧａＡｓ基板（１）上の動作層（２）
の部分を中心にソース（３）、ドレイン（４）、ゲート
（５）の各電極を有するＧａＡｓＦＥＴを形成する・そ
の際、ソース（３）、ドレイン（４）の形成か、ゲート
（５）の形成と同時に入出力端子部の電極（８） （９
） ％、影形成ておく。次ｔｇ、 ＧａＡｓ ＦＥＴを
含む基板（１）の全面をソース（３）ドレイン（４）ゲ
ート（６）および入出力端子（８） （９）の一部体０
ｉ４Ｉ）ｌｊｉ）および−Ｉｎ、 ＠υ−を除いて誘電
体層斡でおおう。
。第２図（ａ） （ｂ）は本発明によるＧａＡｓ Ｉ
Ｃの構造を示す平面図および断面図である０図において
、まず、半絶縁性ＧａＡｓ基板（１）上の動作層（２）
の部分を中心にソース（３）、ドレイン（４）、ゲート
（５）の各電極を有するＧａＡｓＦＥＴを形成する・そ
の際、ソース（３）、ドレイン（４）の形成か、ゲート
（５）の形成と同時に入出力端子部の電極（８） （９
） ％、影形成ておく。次ｔｇ、 ＧａＡｓ ＦＥＴを
含む基板（１）の全面をソース（３）ドレイン（４）ゲ
ート（６）および入出力端子（８） （９）の一部体０
ｉ４Ｉ）ｌｊｉ）および−Ｉｎ、 ＠υ−を除いて誘電
体層斡でおおう。
そして上記各電極の一部が接続するように入出力整合回
路（ａ） （７）を形成する０次に誘電体層００とほぼ
同じ場所でさらに上にもう一層の誘電体層（ロ）を形成
する。その訪電体層ａυ上の（４１１ｉ１１に対向する
部分Ｑ３０．１導電層の金属パターンを形成し、０３Ｑ
３を結ぶような形で抵抗層（２）を形成すると本発明に
よるＧａＡｓ Ｉ Ｃが完成する。
路（ａ） （７）を形成する０次に誘電体層００とほぼ
同じ場所でさらに上にもう一層の誘電体層（ロ）を形成
する。その訪電体層ａυ上の（４１１ｉ１１に対向する
部分Ｑ３０．１導電層の金属パターンを形成し、０３Ｑ
３を結ぶような形で抵抗層（２）を形成すると本発明に
よるＧａＡｓ Ｉ Ｃが完成する。
本発明は第１図と比較して入出力整合回路部（６）（７
）が誘電体層０Ｑの上にあり、さらにその上に形成した
もう一層の誘電体層（ロ）の上の抵抗（２）と、（２）
−ａυ−（４ＩｌおよびＱ３− ＱＩＪ−１訃で形成さ
れる容量によるＲ、Ｃ帰還回路が形成されていることが
特徴である。
）が誘電体層０Ｑの上にあり、さらにその上に形成した
もう一層の誘電体層（ロ）の上の抵抗（２）と、（２）
−ａυ−（４ＩｌおよびＱ３− ＱＩＪ−１訃で形成さ
れる容量によるＲ、Ｃ帰還回路が形成されていることが
特徴である。
このような構造のＧａＡｓ Ｉ Ｃでは、まず、入出力
整合回路（６） （７）がソース電極（３）を接地板と
する分布定数になっており、誘電体層αＱの比誘電率Ｃ
をＧａＡｓ基板の比誘電率よりも大きいもの（例えばＢ
ａＴｉ０１のように３７程度）に選ぶと５に反比例して
整合回路パターンの寸法を小さくできる。さらに第１図
と比較して立体的である誘電体層ａＱを形成した状態に
さらにもら一層の誘電体Ｉ−Ｏを形成しその上に帰還回
路を形成したことから、回路の集積度は平面的な拡が９
でなく立体的な拡がりをもって向上させることになりチ
ップ面積効率の点では有効であるという利点を有する。
整合回路（６） （７）がソース電極（３）を接地板と
する分布定数になっており、誘電体層αＱの比誘電率Ｃ
をＧａＡｓ基板の比誘電率よりも大きいもの（例えばＢ
ａＴｉ０１のように３７程度）に選ぶと５に反比例して
整合回路パターンの寸法を小さくできる。さらに第１図
と比較して立体的である誘電体層ａＱを形成した状態に
さらにもら一層の誘電体Ｉ−Ｏを形成しその上に帰還回
路を形成したことから、回路の集積度は平面的な拡が９
でなく立体的な拡がりをもって向上させることになりチ
ップ面積効率の点では有効であるという利点を有する。
また本発明では動作層上に形成したＧａＡｓＦＥＴを半
導体素子の例としてと＃）あげたがショットキダイオー
ドなどの他のＧａＡｓ素子が含まれた半導体素子に適用
できることはもちろんである。また誘電体層Ｃ１Ｏｏｖ
上に形成した整合回路は分布定数、集中定数のいろいろ
な組合わせが考えても同様の効果を生ずる。
導体素子の例としてと＃）あげたがショットキダイオー
ドなどの他のＧａＡｓ素子が含まれた半導体素子に適用
できることはもちろんである。また誘電体層Ｃ１Ｏｏｖ
上に形成した整合回路は分布定数、集中定数のいろいろ
な組合わせが考えても同様の効果を生ずる。
第１図（ａ）ｔＱは従来のＧａＡｓ Ｉ Ｃの構造を示
す平面図および同図（ｂ）は（ａ）の１−１線断面図、
第２図（ａ）（ｂ） （Ｃ）は本発明によるＧａＡｓ
Ｉ Ｃの構造を示すもので、（ａ）は平面図、（ｂ）は
Ｉ−１線断面図、（Ｃ１は璽−厘線断面図である。 図において（１）は半絶縁性基板、（２）は動作層、（
３）（４） （ｌｉ）はＧａＡｓＦＥＴのソース１．ド
レイン、グー）１１Ｅｆｆｌ、（ａ） （７）は入出力
整合回路、（８） （９）は入出力端子、αＯ（ロ）は
誘電体層、（２）は薄膜抵抗、Ｑ３ｉは薄膜抵抗の端子
電極である。 なお１図中同一符号は同一または相当部分を示す。 代理人 葛野信− 第１図 （θ） Ｃｂン 第２図
す平面図および同図（ｂ）は（ａ）の１−１線断面図、
第２図（ａ）（ｂ） （Ｃ）は本発明によるＧａＡｓ
Ｉ Ｃの構造を示すもので、（ａ）は平面図、（ｂ）は
Ｉ−１線断面図、（Ｃ１は璽−厘線断面図である。 図において（１）は半絶縁性基板、（２）は動作層、（
３）（４） （ｌｉ）はＧａＡｓＦＥＴのソース１．ド
レイン、グー）１１Ｅｆｆｌ、（ａ） （７）は入出力
整合回路、（８） （９）は入出力端子、αＯ（ロ）は
誘電体層、（２）は薄膜抵抗、Ｑ３ｉは薄膜抵抗の端子
電極である。 なお１図中同一符号は同一または相当部分を示す。 代理人 葛野信− 第１図 （θ） Ｃｂン 第２図
Claims (1)
- 半絶縁性ＧａＡｓ基板表面の一部にあるｎ形動作層上に
形成し九ＦＥＴなどの能動素子と、繭ｆａ ＧａＡｓ基
板上に直接形成したマイクロストリップ線路などの入出
力整合回路素子とを備えたＧａＡｓマイクロ波モノリシ
ック集積回路装置において、入出力整合回路素子の一部
を前記ＱＩＡｓ基板表面をおおう様に形成した第１の誘
電体層の上に形成し、さらにその表面をおおう様に新た
に形成した第２の誘電体層の上に入出力整合回路の他の
部分を形成するようにして多層構造にしたことを特徴と
するＧａＡｓマイクロ波モノリシック集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191166A JPS5892271A (ja) | 1981-11-27 | 1981-11-27 | ＧａＡｓマイクロ波モノリシツク集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191166A JPS5892271A (ja) | 1981-11-27 | 1981-11-27 | ＧａＡｓマイクロ波モノリシツク集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892271A true JPS5892271A (ja) | 1983-06-01 |
Family
ID=16269994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191166A Pending JPS5892271A (ja) | 1981-11-27 | 1981-11-27 | ＧａＡｓマイクロ波モノリシツク集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5160984A (en) * | 1989-03-17 | 1992-11-03 | Mitsubishi Denki Kabushiki Kaisha | Amplifying feedback FET semiconductor element |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024230A (ja) * | 1973-02-16 | 1975-03-15 | ||
| JPS5345676A (en) * | 1976-10-06 | 1978-04-24 | Gen Atomic Co | Apparatus for coating granules |
-
1981
- 1981-11-27 JP JP56191166A patent/JPS5892271A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024230A (ja) * | 1973-02-16 | 1975-03-15 | ||
| JPS5345676A (en) * | 1976-10-06 | 1978-04-24 | Gen Atomic Co | Apparatus for coating granules |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5160984A (en) * | 1989-03-17 | 1992-11-03 | Mitsubishi Denki Kabushiki Kaisha | Amplifying feedback FET semiconductor element |
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