JPS5893228A - 半導体単結晶薄膜の製造方法 - Google Patents
半導体単結晶薄膜の製造方法Info
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- JPS5893228A JPS5893228A JP56190637A JP19063781A JPS5893228A JP S5893228 A JPS5893228 A JP S5893228A JP 56190637 A JP56190637 A JP 56190637A JP 19063781 A JP19063781 A JP 19063781A JP S5893228 A JPS5893228 A JP S5893228A
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
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- H10P14/2921—Materials being crystalline insulating materials
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- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
- H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の嘱する技術分野
本発明は絶縁性単結晶基板の半導体単結晶薄膜の製造方
法に関する。
法に関する。
従来技術とその間端点
絶縁性単結晶基板上の半導体単結晶膜を用いた集積回路
は、その構造上、高密ＩＷ化、高４ ｉｆ （ヒのへ１
でおいて、半導体基板を用いたものよりも有利でちる。
は、その構造上、高密ＩＷ化、高４ ｉｆ （ヒのへ１
でおいて、半導体基板を用いたものよりも有利でちる。
反面，ＳＯＳ（サファイア上のシリコン）において顕著
なように、＠板上に鷲種の牟結晶膜を成長させるだめ、
このＳＯＳ ｌ晧晶頃中には高密度の格子欠陥が存在す
る。また、成長初期において基板とガスとの反応が起こ
るため、界面近傍に基板の構成物質であるＡｅ，ｌ）の
高ＭＦｌ１が存在する。これらの格子欠陥及び界面反応
層は］■）Ｓ素子に゛しけるキャリア移動度の１氏丁あ
るいはドレーンリーク覗流の１加をもたらすため、その
素子性能は悪くなる。例えばＳｉとサフ゛ｒイアとの界
面反応をより少なくするだめには、Ｓ１成長温１矩を低
くする必要がある。しかしながら、成長温度をその岐適
酩度以下にしてゆくと、エピタキシャル成長はだんだん
と起こりにくくなる。そのだめ、従来技術では成長縣Ｉ
ｆ、低下にも限界があった。
なように、＠板上に鷲種の牟結晶膜を成長させるだめ、
このＳＯＳ ｌ晧晶頃中には高密度の格子欠陥が存在す
る。また、成長初期において基板とガスとの反応が起こ
るため、界面近傍に基板の構成物質であるＡｅ，ｌ）の
高ＭＦｌ１が存在する。これらの格子欠陥及び界面反応
層は］■）Ｓ素子に゛しけるキャリア移動度の１氏丁あ
るいはドレーンリーク覗流の１加をもたらすため、その
素子性能は悪くなる。例えばＳｉとサフ゛ｒイアとの界
面反応をより少なくするだめには、Ｓ１成長温１矩を低
くする必要がある。しかしながら、成長温度をその岐適
酩度以下にしてゆくと、エピタキシャル成長はだんだん
と起こりにくくなる。そのだめ、従来技術では成長縣Ｉ
ｆ、低下にも限界があった。
発明の目的
本発明は上述しだ欠截を改良したもので、半導体膜と絶
縁性嗅依晶基板との界面反応を制匈１．７、かつ結晶性
のすぐれた絶縁性学結晶基板上の半導体単結晶膜を得る
方法を提供することを目的としている。
縁性嗅依晶基板との界面反応を制匈１．７、かつ結晶性
のすぐれた絶縁性学結晶基板上の半導体単結晶膜を得る
方法を提供することを目的としている。
発明の概要
本発明者らは上記欠点を除去するため検討を行い、次の
ような実験結果を見い出した。＋１）気相成長において
、成長温度を低く出来ない原因の一つは、１１１！！縁
性皓結晶基板上に半導体膜が連続膜として形成された後
の成長、即ち、半、導体嗜上に半導体−が気相成長する
際に工面方位以外の面方位をもつ領域が膜成長と共に急
激に広がることによる。
ような実験結果を見い出した。＋１）気相成長において
、成長温度を低く出来ない原因の一つは、１１１！！縁
性皓結晶基板上に半導体膜が連続膜として形成された後
の成長、即ち、半、導体嗜上に半導体−が気相成長する
際に工面方位以外の面方位をもつ領域が膜成長と共に急
激に広がることによる。
（２）同相成長においては気相成長と比べ面欠陥の成長
がおさえられる。本発明ではこのような知見に癌づき、
絶縁性基板上での初期伐長においてはより低温での気相
成長、その後の半導体ｆ−膜それ自体が成長する過程に
おいては固相成長をそれぞれ用鳳ハることＩＣより、上
記目的を達成させろ。
がおさえられる。本発明ではこのような知見に癌づき、
絶縁性基板上での初期伐長においてはより低温での気相
成長、その後の半導体ｆ−膜それ自体が成長する過程に
おいては固相成長をそれぞれ用鳳ハることＩＣより、上
記目的を達成させろ。
発明の＠宋
この発明によって、同相成長によるすぐれた結晶性と低
１ぬ成長による界面反応の少ない絶縁性基板上の半導体
単結晶膜を得ることが出来、そのため、この基板を用い
て製作しだ１舶Ｓ素子の消費電力、動作連間の向上が得
られた。
１ぬ成長による界面反応の少ない絶縁性基板上の半導体
単結晶膜を得ることが出来、そのため、この基板を用い
て製作しだ１舶Ｓ素子の消費電力、動作連間の向上が得
られた。
発明の実殉例
１試」二、実施例につき図面を参照して詳述する。
実施例１゜
絶隊性単結晶基板１０として第１図ａに示すように（〒
０１２）面を有するサファイア（α−Ａｅ２０３）を用
いた。その上に合２ガスをギヤリアガスとしてＳｉＨ４
ガスの熱分解ｆｃ 、１って第一のＳ＋膜＋２Ｊ ２０
０λを形成した。このときの成長温度は９０（１°Ｃ９
成長速度は２μｍ／ ｍ ｌ ｎであった。
０１２）面を有するサファイア（α−Ａｅ２０３）を用
いた。その上に合２ガスをギヤリアガスとしてＳｉＨ４
ガスの熱分解ｆｃ 、１って第一のＳ＋膜＋２Ｊ ２０
０λを形成した。このときの成長温度は９０（１°Ｃ９
成長速度は２μｍ／ ｍ ｌ ｎであった。
この成長温度及び成長速度のままでさらにＳ＋成長を続
けると（０１１）面が成長し結晶性が悪くなる。２ｏｏ
’１程度では（００１）面が王たる方位となり結晶性は
良好である。次にこの試料を真空中にさらし、１０
Ｔｏｒｒの真空度において非晶質５ｉｔ２＋を、第二の
ｆ−としてｆｉｏｏｏｌ蒸着する（第１ ｊ！２１１）
）。
けると（０１１）面が成長し結晶性が悪くなる。２ｏｏ
’１程度では（００１）面が王たる方位となり結晶性は
良好である。次にこの試料を真空中にさらし、１０
Ｔｏｒｒの真空度において非晶質５ｉｔ２＋を、第二の
ｆ−としてｆｉｏｏｏｌ蒸着する（第１ ｊ！２１１）
）。
次にこの試料を炉内で６００’ＯＮ２８囲気中でアニー
ルすることによし固相エピタキシャル成長を行った（Ｎ
Ｘ１図Ｃ）。このよう（（シて得られたＳｉの）Ｉａ
ｌ ｌ移動、ｆを測定した所、バルクＳｉの約８０゛係
の値を示しており、嘆厚の良さを証明できた。
ルすることによし固相エピタキシャル成長を行った（Ｎ
Ｘ１図Ｃ）。このよう（（シて得られたＳｉの）Ｉａ
ｌ ｌ移動、ｆを測定した所、バルクＳｉの約８０゛係
の値を示しており、嘆厚の良さを証明できた。
ファイア（〒０１２）面をセットし、先づ、サファイア
基板を１２１’）Ｏ’（ｊ、１０分間加熱する。このよ
うにして表面処理したサファイアを８００″Ｏに保持し
、その上に（００１）面Ｓｉをエピタキシャル成長させ
ろ。次に、基板を室温まで下げた後、非晶質２９量を６
１１（１１）λ破着する。試料を装置外に出さず、その
まま装電内で６００ ’Ｏに加熱すると基板側から表ネ
ル゛ｖｌＯ８素子を作＃（箸２図）、その特性を測定し
九ところ、キャリア移動ｆ７００メ／Ｖ＊ｓｅｃとバル
クＳｉ′７）はぼ８０チを示しだ。また、ドレーンリー
ク電流１ｄｌＸ１０ ／αｍ（チャネル長２μｍ）で
あり、通常のＳＯ８模を２〜３桁下回るすぐれた特性で
ちった。
基板を１２１’）Ｏ’（ｊ、１０分間加熱する。このよ
うにして表面処理したサファイアを８００″Ｏに保持し
、その上に（００１）面Ｓｉをエピタキシャル成長させ
ろ。次に、基板を室温まで下げた後、非晶質２９量を６
１１（１１）λ破着する。試料を装置外に出さず、その
まま装電内で６００ ’Ｏに加熱すると基板側から表ネ
ル゛ｖｌＯ８素子を作＃（箸２図）、その特性を測定し
九ところ、キャリア移動ｆ７００メ／Ｖ＊ｓｅｃとバル
クＳｉ′７）はぼ８０チを示しだ。また、ドレーンリー
ク電流１ｄｌＸ１０ ／αｍ（チャネル長２μｍ）で
あり、通常のＳＯ８模を２〜３桁下回るすぐれた特性で
ちった。
絶嫌性基板としてサファイアを用いたが、スピネル、ベ
リリア等のＭ！縁性基板でもよく、その面方位も（Ｈ１
２）面（限定されないことはもちろんである。半導体膜
としてけＳ ｉ 、 ＧａＡｓ 、 Ｇｅ 、 ＧａＰ
の他に二元、三元系から多元系化合物であってもよい、
半導体被着方法はＧつ法、蒸着法の他にスパッタリング
法、分子線ビーム法がある。成長温度及び熱処理温（も
それぞれ７００ ’Ｏ以上及び４００ ’Ｏ以上におい
て同様の効果が得られることが確められた。
リリア等のＭ！縁性基板でもよく、その面方位も（Ｈ１
２）面（限定されないことはもちろんである。半導体膜
としてけＳ ｉ 、 ＧａＡｓ 、 Ｇｅ 、 ＧａＰ
の他に二元、三元系から多元系化合物であってもよい、
半導体被着方法はＧつ法、蒸着法の他にスパッタリング
法、分子線ビーム法がある。成長温度及び熱処理温（も
それぞれ７００ ’Ｏ以上及び４００ ’Ｏ以上におい
て同様の効果が得られることが確められた。
第１図（ａ）〜ｊｃ）は本発明の実施例の工程図、第２
図は、ｖＩＯ８素子の断面図である。 図において、 １．４ ・サファイア基板 ２・・・第一の５３Ｉ模 ３・・・非晶質ＳＩ換 ３′・・固相成長Ｓ＋模 ５・・・ソース ６・・ドレーン ７ ・・ ゲ − ト ８１１’）２ ｉ換８・・
・ゲート電極 第１図 第２図
図は、ｖＩＯ８素子の断面図である。 図において、 １．４ ・サファイア基板 ２・・・第一の５３Ｉ模 ３・・・非晶質ＳＩ換 ３′・・固相成長Ｓ＋模 ５・・・ソース ６・・ドレーン ７ ・・ ゲ − ト ８１１’）２ ｉ換８・・
・ゲート電極 第１図 第２図
Claims (4)
- （１）絶縁性単結晶基板上に第一の半導体層を気相エピ
タキシャル成長させる工程と、該第−の半導体Ｉ−上に
非晶質半導体層を第二の鰯として被着させる方法と、熱
処理により該非晶質半導体Ｉ−を固相エビタキンヤル成
長させることを特徴とする半・略本単結晶薄膜の製造方
法。 - （２）同相エピタキシャル成長における熱処理温度が、
第一の半導体層を気相エピタキシャル成長させるときの
基板＠度よりも低いことを・特徴とする、笥記特許請求
の範囲第１項記載の半導体単結晶薄膜の製造方法。 - （３）第一の半導体１１ｉ形成から非晶質半導体層の固
相エピタキシャル成長までの工程を、真空度がＩＸ １
０ ”ｒｏｒｒ未満なる真空容器内において、連続的（
で行うことを特徴とする特許 １項記載の半導体単結晶薄膜の製造方法。 - （４）第一の半導体層の厚さが２ ０ ＋Ｉ Ｌ以下で
あることを特徴とする前記特許請求の範囲第１項記載の
半導体単結晶薄膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190637A JPS5893228A (ja) | 1981-11-30 | 1981-11-30 | 半導体単結晶薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190637A JPS5893228A (ja) | 1981-11-30 | 1981-11-30 | 半導体単結晶薄膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893228A true JPS5893228A (ja) | 1983-06-02 |
Family
ID=16261379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190637A Pending JPS5893228A (ja) | 1981-11-30 | 1981-11-30 | 半導体単結晶薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893228A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169320A (ja) * | 1986-01-21 | 1987-07-25 | Sharp Corp | 薄膜の形成方法 |
| JPS62277718A (ja) * | 1986-05-27 | 1987-12-02 | Sharp Corp | 多結晶シリコン薄膜の形成方法 |
| US10462717B2 (en) | 2012-09-28 | 2019-10-29 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for in-device coexistence (IDC) indication |
-
1981
- 1981-11-30 JP JP56190637A patent/JPS5893228A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169320A (ja) * | 1986-01-21 | 1987-07-25 | Sharp Corp | 薄膜の形成方法 |
| JPS62277718A (ja) * | 1986-05-27 | 1987-12-02 | Sharp Corp | 多結晶シリコン薄膜の形成方法 |
| US10462717B2 (en) | 2012-09-28 | 2019-10-29 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for in-device coexistence (IDC) indication |
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