JPS5894199A - サンプルホ−ルド回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタルサンプルホールド回路に係り、特に
、入力アナログ信号と出力アナログ信号とを比較器で比
較し、これら両信号の大小関係に応じてアップダウンカ
ウンタでクロック信号をアップおよびダウンカウントさ
せ、このアップダウンカウンタのカウント値出力をＤ／
Ａ　（ディジタル−アナログ）変換器でアナログ値に変
換して出力アナログ信号として出力させ且つ前記比較器
に与え閉ループを形成して出力値を入力値に追従させ、
前記アップダウンカウンタのクロック信号入力を停止さ
せることにょシ出カ値をホールドさせる方式のサンプリ
ングホールド回路に関するものである。

従来周知のＤ／Ａ変換器を使用したサンプルホールド回
路の一例の構成を第１図に示す。比較器１はアナログ入
力端子ＡＩ　　姥入力されたアナログ入力電圧とＤ／Ａ
変換器２のアナログ出方電圧とを比較し、アナログ入力
電圧がＤ／Ａ変換器２の出力電圧より高い場合にはＨ（
高）レベルのディジタル信号が比較器１の出方にあられ
れる。またＤ／Ａ変換器２の出力電圧がアナログ入力電
圧より高い場合にはＬ（低）レベルのディジタル信号が
比較器１の出力にあられれる。

Ｄ／Ａ変換器２は、ＬＳＢ（最下位ビット）からＭＳＢ
（最上位ビット）マでの二進符号のディジタル信号入力
に対し、そのディジタル量に比例したアナログ電圧を出
力に発生する。例えば、入力ディジタル信号の全ビット
が”１”の場合は出力に＋１０．１６Ｖを発生し、入力
がＭＳＢが１”で他のビットがすべて”０“のときは出
力はＯＶとなり、入力全ビットが０のときは出力に−１
０，２４Ｖを発生する。

アップダライカウンタ３は、カウント動作モードをアッ
プモードおよびダウンモードのいずれかに切換えるため
のモード切換端子Ｕ／Ｄに与えられたディジタル信号に
よって動作モードが決定され、切換端子Ｕ／ＤがＨレベ
ルになったときはクロック入力端子φに与えられたクロ
ックパルス毎にカウント値出力すなわち出方のＭＳＢか
らＬＱＢまでのディフタル量が増加する。切換端子Ｕ／
ＤがＬレベルになるとクロックパルス毎に出方のディジ
タル量が減少する。

クロック発生器４は連続したパルス列を発生する発振器
であシ、ゲート５を介してアップダウンカウンタ３にク
ロックパルスを供給する。ゲート５は２人力のアンドゲ
ートでありその大刀端子の一方にホールド信号入力端子
Ｈ１がらボールド信号が与えられる。ホールド信号がＨ
レベルのときはクロック発生器４の出力パルスはアップ
ダウンカウンタｉのクロック入力端子φに入力されるが
、ホールド信号がＬレベルになるとクロックパルスがゲ
ート５で阻止されてアップダウンカウンタ３のカウント
動作が停止する。このときカウント値出力のディジタル
量はホールド信号がＨレベルからＬレベルに変化する直
前の値に保持され再びホールド信号がＨレベルに戻るま
で一定となる。従って、この時アナログ出力端子Ａ。に
導出されるＤ　／　Ａ変換器２の出力も一定に保持され
る。。

いまホールド信号をＨレベルにしておいてアナログ入力
端子Ａ−に例えば＋３４８Ｖの電圧を入力したとすると
、Ｄ　／　Ａ変換器２の出力電圧が＋３．４８Ｖ　　よ
り低い場合は比較器１の出力がＨレベルとなるのでアッ
プダウンカウンタ３はアップカウント動作となってクロ
ックパルスが与えられる毎にその出力カウント値が増加
する。従ってＤ／Ａ変換器２の出力電圧も上昇しついに
は＋３．４８Ｖ　　を越えることになる。このとき比較
器１の出力がＬレベルとなってアップダウンカウンタ３
がダウンカウント動作となるので、クロックパルスが１
個入力されればＤ／Ａ変換器２の出力電圧が減少し比較
器１の出力がＨレベルとなる。

従って再びアップダウンカウンタ３がアップカウント動
作となシ、クロックパルス１個の人力によってＤ／Ａ変
換器２の出力電圧が増加してアップダウンカウンタ３は
ダウンカウント動作に戻る。

このようにして、クロックパルスが１個入力される毎に
Ｄ／Ａ変換器２の出力電圧がアナログ入力電圧の上下に
ＩＬＳＢに比例した電圧の幅で増減を繰り返し、アナロ
グ入力電圧と平衡を保つこととなる。したがって、Ｄ／
Ａ変換器２の出力とアナログ入力端子との差は±ＩＬＳ
Ｂに相当する電圧となる。例えば、Ｄ／Ａ変換器２とし
て８ピツトのＤ／Ａ変換器を使用し最大出力電圧（通常
電源電圧に応じて定まる）を１０．２４Ｖ　　とした場
合は、この電圧は１０．２４Ｖ÷２　（”　）＝０．０
８Ｖとなり、アナログ入力電圧３．４８Ｖに対するＤ／
Ａ変換器２の出力電圧の誤差率は±０．０８Ｖ÷３．４
８ＶＸ１００＝±２．３％　となる。

つぎに、アナログ入力端子が変動している場合、例えば
時間とともに増加している場合は、Ｄ／Ａ変換器２の出
力電圧が増加したアナログ入力端子と平衡するまで比較
器１の出力はＨレベルとなっているので、アップダウン
カウンタ３はアップカウント動作を続け、Ｄ／Ａ変換器
２の出力電圧がアナログ入力電圧の変化に追従して増加
する。この動作はトラッキングモード動作と称さ淋、ア
ップダウンカウンタ３およびＤ／Ａｆ換器２の動作がア
ナログ入力電圧の変化に対して充分に高速であれば、Ｄ
／Ａ変換器２の出力電圧は±Ｉ　ＬＳＢに相当する電圧
の誤差範囲内でアナログ入力端子に追従して変化する。

この状態でホールド信号をＬレベルに−ｊるとアップダ
ウンカウンタ３のカウント動作が停止するのでＤ／Ａ変
換器２に入力されるディジタル量が一定となり、その出
力電圧はホールド信号がＨレベルからＬレベルに変化す
る直前のアナログ入力電圧に保持される。この動作は前
述のトラッキングモードに対してホールドモード動作と
称される。

上述のようにＤ／Ａ変換器２の出力電圧はクロックパル
ス１個毎にＩＬＳＢに相当する電圧だけ増減し、上述の
例ではこの電圧はｏ、ｏｓｖである。

また、クロックパルスの周波数をＩ　ＭＨｚ　とすると
クロックパルスが入力されるのは１μＳ毎となるので、
Ｄ／Ａ変換器２の出力電圧変化の速さは０．０８Ｖ／μ
８となる。アナログ入力端子の最大値を±ＩＯＶとする
とＤ／Ａ変換器２の出力電圧が０■から正（！たは負）
の最大値に変化するのに１０Ｖ÷０．０８Ｖ／μ５＝１
２５μｓ　を必要とする。

この例はＤ／Ａ変換器２として８ビツトのＤ／Ａ変換器
を使用した場合の例であるが、この場合の分解能は１÷
（２’−１）Ｘ１００＝０．７８％であり、この値では
実用上充分な精度を得ることができないことがしばしば
生ずる。

精度を向上するにはＤ／Ａ変換器２０ビツト数を多くし
て分解能を上げることが考えられる。例えばデータ処理
技術が進歩した今日では０．０１％程度の分解能が要求
されることは稀ではなく、この様な場合には１５ビット
程度のＤ／Ａ変換器を使用することが必要となる。

このように精度を向上するためにＤ／Ａ変換器２の分解
能を上げるようにすると、新たに極めて大きな問題が発
生する。

例えば第１図において、Ｄ／Ａ変換器２を１５ビツトの
ものとし、入力すなわちアップダウンカウンタ３から与
えられるディジタル信号の全ビットが°ｌ″のときの出
力電圧を±１６．３８Ｖ、ＭＳＢが°１”で他のビット
がすべて“０”のときの出力電圧をＯＶ、全ピットが”
Ｏ”のときの出力電圧を−１６，３８Ｖ　　とする。こ
の場合には、クロックパルスが１個人力される毎にＤ／
Ａ変換器２の出力は０．０ＯＩＶ　　だけ増減し、クロ
ックパルスの周波数を上述の例と同様にＩＭＨｚ　とす
ると、Ｄ／Ａ変換器２の出力電圧変化の速さはＯ，０Ｏ
ＩＶ／μＳとなる。従って、Ｄ／Ａ変換器２の出力電圧
がＯＶから正または負の最大値例えば１０Ｖ（上述の例
と同じ値）に変化するのにＩＯＶ÷０．００１Ｖ／μｓ
＝１０ｍｓを要することになり、８ビツトのＤ／Ａ変換
器を使用した場合に比べて応答速度が１／８０に遅くな
る。この場合応答速度を速くするにはＤ／Ａ変換器とア
ップダウンカウンタを高速にし且つクロックパルスの周
波数を上げる必要がある。例えば前述の例においてはク
ロックパルスの周波数を８０ＭＨ２以上とすれば応答速
度をおとさずに０．０１％の分解能が得られる計算とな
る。しかしながら、このように高速化するのは容易では
なく、仮に技術的には不可能ではないとしても高速化に
伴なう価格の上昇は著しく、実用性がない。

このように、従来のこの種のサンプルホールド回路は分
解能すなわち精度と応答速度とは互い拠反比例する関係
にあシ、両者に対する要求を満たそうとすれば使用素子
の入手が困難となり経済性を無視しなければならないと
いう問題があった。

本発明はこのような問題を解決すべくなされたもので、
通常容易に入手できる汎用素子を使用して容易に構成で
き、しかも分解能が高く且つ応答速度の速いサンプルホ
ールド回路を提供することを目的としている。

すなわち、このような目的を達成するための本発明の特
徴とするところは、アップダウンカウンタとＤ／Ａ変換
器とからなる回路系を複数系並列的に設は且つ各基のＤ
／Ａ変換器の最大出力範囲を予め分割設定したアナログ
入出力値の差の大きさの範囲にほぼ対応させてそれぞれ
設定するとともに前記分割設定した範囲をウィンドウコ
ンパレータで弁別し入出力値差に応じて異なる系のアッ
プダウンカウンタを動作させる構成とすることにある。

以下本発明の一実施例を図面を参照しつつ説明する。

第２図において、アナログ入力端子ＡＩ　　＋アナログ
出力端子Ａ。、ホールド信号入力端子Ｈ＋は第１図の場
合と全く同様である。また第１の比較器１１．第１のＤ
／Ａ変換器１２．第１のアップダウンカウンタ１３．ク
ロック発生器１４．第１のゲート１５はそれぞれ第１図
における比較器１．Ｄ／Ａ変換器２．アップダウンカウ
ンタ３．クロック発生器４．ゲート５とほぼ同様の機能
を有するものであるが、主として次の点で第１図の場合
と相違する。第１のアップダウンカウンタ１３はカウン
ト値出力端子Ｃ８と同ピット数のプリセット入力端子Ｐ
ｉ　を有し、そのＭＳＨにはＨレベル人力Ｈを与え、他
のビットにはすべてＬレベル入力を与え（図の場合接地
している）ておき、プリセットイネーブル端子ＰＥの人
力がＨレベルになったときにカウント値がプリセット値
にセットされる。そして、第１のゲート１５は３人力ア
ンドゲートであり、ホールド信号に加え後述するウィン
ドウコンパレータ１６の出力によってもクロック発生器
１４からのクロックパルスが制御される。そして、第２
の比較器１７はマイナス側入力端子を接地しておきプラ
ス側入力端子に与えら、れた電圧が正極性のときはＨレ
ベル、負極性のときはＬレベルを出力する極性弁別器と
して構成されている。ウィンドウコンパレータ１６は２
個の基準レベル入力端子にそれぞれ異なった値の一定電
圧ｖｌ声・よびＶ、を与えておき信号入力端子に与えら
れた電圧が電圧Ｖ□とＶ２の間にあるときにＨレベルを
出力し、■、〜Ｖ、の範囲外にあるときにＬレベルを出
力する。第２のＤ／Ａ変換器１８と第２のアップダウン
カウンタ１９は第２のアップダウンカウンタ１９のカウ
ント動作切換端子Ｕ／Ｄに第２の比較器１７の出力が与
えられる点を除けば第１図のＤ　／　Ａ変換器２とアッ
プダウンカウンタ３とほぼ同様の機能を有している。

第２のゲート加は第１のゲート１５とほぼ同様であるが
、クロックパルスの第２のアップダウンカウンタ１９へ
の入力をウィン−ドウコンパレータ１６の出力でなく該
ウィンドウコンパレータ１６の出力を反転バッファ２１
で反転した信号によって制御する点が異なっている。ア
ナログ減算器２２はアナログ入力端子Ａ＋から入力され
たアナログ入力電圧から、第２のＤ／Ａ変換器１８から
出力されたアナログ電圧を減じた電圧を第１の比較器１
１および第２の比較器１７のプラス側入力端子ならびに
ウィンドウコンパレータ１６の信号入力端子にそれぞれ
入力し、またアナログ加算器おは第１のＤ／Ａ変換器１
２と第２のＤ／Ａ変換器１８のそれぞれの出力電圧の和
をアナログ出力端子Ａｏに出力する。

そして、こＯ実施例においては２個のＤ／Ａ変換器１２
　、１８の出力電圧およびウィンドウコン、Ｃレータ１
６の基準レベル入力端子への入力電圧を次のように定め
る。

人力ディジタル信号の全ビットが“１″のときの出力電
圧を第１のＤ／Ａ変換器１２においては例（ えば＋０．１２７Ｖ、第２のＤ／Ａ変換器１８において
は例えば１０．１６Ｖ　　とし、入力のＭＳＢが＠１′
で他のすべてのビットが”０”のときの出力電圧な両Ｄ
／Ａ変換器１２　、１８ともＯｖとし、入力全ビットが
′０“のときの出力電圧を第１のＤ／Ａ変換器１２にお
いては−０，１２８Ｖ、第２のＤ／Ａ変換器１８におい
ては−１０，２４Ｖ　　とする。これを入力のＩＬＳＢ
描シすなわちクロックパルス１個当シの出力電圧であら
れすと、８ビツトのＤ／Ａ変換器を用いて構成した場合
は、第１のＤ／Ａ変換器１２においてはＯ，０ＯＩＶ、
第２のＤ／Ａ変換器１８においては０．０８Ｖ　となる
。したがって第２のＤ／Ａ変換器１８のＩＬＳＢの人力
属対する出力電圧は第１のＤ／Ａ変換器１２のディジタ
ル入力が１０進数で８０　（り西ツクパルス８０個に対
応する人力）のときの出力電圧に対応する。この場合第
１のＤ／Ａ変換器１２が最大出力に達するまでにな卦０
．０４７Ｖ（正出力の場合）または０．０４８Ｖ（負出
力の場合）の余裕を持つことになτが、これは入出力の
非直線性のため、第２のＤ／Ａ変換器１８のＩＬＳＢの
人力に対する出力電圧に含まれる誤差を補償するためで
ある。ウィンドウコンパレータ１６の基準レベル入力端
子に与えられる電圧はこの場合Ｖ＋　”　＋〇、　０８
　Ｖ　、　Ｖｔ　＝　−０，０８■とする。

これらの電圧値は第２のＤ／Ａ変換器１８の入力のＩＬ
ＳＢに対する出力電圧に等しい値である。

つぎＫこのような構成における動作について説明する。

当初の状態においては、アナログ入力電゛圧がｏｖ、第
１．第２のＤ／Ａ変換器１２　、１８の出力電圧もＯｖ
であると仮定する。ここで、ホールド信号入力端子用　
の人力をＨレベルにしておいて、アナログ入力端子Ａ１
に＋〇、０３５Ｖ　　の電圧を印加したとすると、この
電圧はそのまま第２の比較器１７とウィンドウコンパレ
ータ１６に入力される。

この入力電圧はウィンドウコンパレータ１６の２つの設
定電圧Ｖ、とＶ、の間にあるので、ウィンドウコンパレ
ータ１６の出力はＨレベルとなってクロックパルスは第
１のアップダウンカウンタ１３には入力されるが第２の
アップダウンカウンタ１９には第２のゲート２０で一阻
止されて入力されない。従って、第２のＤ／Ａ変換器１
８の出力電圧はＯＶに固定される。また第１のアップダ
ウンカウンタｉ３のプリセットイネーブル端子ＰＥはＬ
レベルとなるので第１のアップダウンカウンタ１３は通
常のカウント動作となる。こうして第１の比較器１１．
第１のアップダウンカウンタ１３および第１のＤ／Ａ変
換器１２は第１図の従来回路の場合とほぼ同様の動作を
行なう。ただしこの場合第１の−Ｄ／Ａ変換４１２０入
力のＩＬＳＢに対応する出力電圧をＯ，０ＯＩＶ’とし
であるので、第１図に示した場合の数値例に比し分解能
は８０倍に改善されたことになる。このようＫして第１
のＤ／Ａ変換器１２の出力電圧はアナログ入力電圧と平
衡して等しくなり、その電圧は加算器おを介してアナロ
グ出力端子Ａｏに導出される。

次にアナログ入力電圧が例えば＋３．４８Ｖになったと
すると、この電圧はウィンドウコンパレータ１６の設定
電圧Ｖ−Ｖ、の範囲外であるので、ウィンドウコンバレ
ー゛１６の出力はＬレベルとなり第１のアップダウンカ
ウンタ１３へのクロックパルスの人力は第１のゲート１
５によって阻止される。しかしこのとき、プリセットイ
ネーブルＰＥへの人力はＨレベルとなるのでプリセット
人力がそのまま第１のＤ／Ａ変換器１２への入力となっ
てその出力電圧はＯＶに固定される。−一方第２のゲー
ト加は反転バッファ２１のＨレベル出力によって開き、
第２の比較器１７の出力はＨレベルであるのでクロック
パルスが与えられる毎に第２のアップダウンカウンタ１
９のカウント値出力が増加する。従って、第２のＤ／Ａ
変換器１８の出力電圧も増加し、この電圧が減算器乙に
よってアナログ入力電圧から差し引かれ、減算器乙の出
力はクロックパルス毎に減少しついにはｏ、ｃｌｓｖ以
下となる。それまでに第２のアップダウンカウンタ１９
に与えられるクロックパルスの個数ｎは、アナログ入力
端子が３．４８Ｖ、　　タロツクパルス１個当りの第２
のＤ／Ａ変換器１８の出力電圧がｏ、ｏｓｖであるので
、３．４８−０．０８ｎ≦０．０８ゆえにｎ≧４２．５
より、ｎ＝４３個となる。従って、減算器乙の出力電圧
は３．４８−０．０８ＶＸ４３＝０．０４Ｖとなる。こ
の電圧は第１．第２の比較器１１　、１７とウィンドウ
コンパレータ１６に入力され、第１の比較器１１の出力
がＨレベル、ウィンドウコンパレータ１６の出力カＨレ
ベル、反転バッファ２１の出力がＬレベルとなるので、
第２のアップダウンカウンタ１９のカウント動作は停止
し第１のアップダウンカウンタ１３がカウント動作を始
める。以後の動作は上述あるいは第１図の場合と全く同
様に行なわれ第１のＤ／Ａ変換器１２の出力が第１の比
較器１１の入力端子と平衡するに至る。

この結果、第１のＤ／Ａ変換器１２の出力電圧は０．０
４Ｖ、　　第２のＤ／Ａ変換器１８の出力電圧は０．０
８ＶＸ４３＝３．４４　Ｖ　となり、これら両者が加算
器ｎで加算されて、０．０４　Ｖ＋　３．４４　Ｖ＝　
３．Ｑ　Ｖすなわちアナログ入力端子Ａ＋　に与えられ
たアナログ入力と同じ電圧がアナログ出力端子Ａ。がら
出力される。

この実施例においても、サンプルホールドにおける上記
トラッキングモードお′よびホールドモードの切換えは
第１図の場合と同様ホールド信号入力端子）（＋　に与
えられるホールド信号による第１゜第２のグー）１５．
２０の開閉によって行なわれる。

すなわち、ホールド信号がＨレベルの間はアナログ出力
がアナログ入力に追従して変化し、ボールド信号をＬレ
ベルたするとその変化の直前のアナログ入力の電圧が保
持されてアナログ出方となり、再びホールド信号をＨレ
ベルにしない限シそのアナログ出力電圧が一定に保たれ
る。また、上述において、第１．第２のＤ／Ａ変換器１
２　、１８の出力電圧が動作の最初のＯＶであると仮定
したが現実の動作においてはＯＶでない場合が多くまた
ＯＶである必要もない。例えば一旦ボールドモ：ドにし
てから再びトラッキングモードに戻した場合はアナログ
入力電圧がホールドモードの間に変化しアナログ出力す
なわち第１．第２のＤ／Ａ変換器の出力電圧もＯＶでは
ないのが通常の状態であると考えられる。８したがって
、このような場合トラッキングモードの初期においては
アナログ出力とアナログ入力との間には電圧差があるが
、この電圧差は減算器ρの出力−ウィンドウコンパレー
タ１６または第１の比較器１１−アップダウンカウンタ
１３または１９−Ｄ／Ａ変換器１２または１８−減算器
ρの入力または第１の比較器１１の人力の順序で構成さ
れる閉ループの自動平衡作用によって０■となることは
上述から明らかである。

そして、この実施例における第２のＤ／Ａ変換器１８の
出力電圧の変化の速さは！ロックパルスの周波数を第１
図の場合と同様Ｉ　ＭＨｚとすると単位時間当りの電圧
変化量が０．０８Ｖ／μ８であり、第１−のＤ／Ａ変換
器１２のそれはｏ、ｏ　ｏ　ｔ　Ｖ／μｓ　テある。ア
ナログ入力電圧がｏｖｊ・らＩＯＶに変化した場合アナ
ログ出力電圧がそれに平衡するのに要する時間は最良の
場合でＩＯＶ÷ｏ、ｏｓｖ／μ８＝１２５μｓ　であり
、最悪の場合で９．９２÷００８Ｖｌｐｓ＋〇、０８Ｖ
÷０．０ＯＩＶ／μ５＝２０４μｓ　である。これを先
に述べた１５ビツトのＤ／Ａ変換器１個を用いて第１図
のように構成した場合の値１０ｍ５と比較すれば、本実
施例では同じ分解能でありながら応答速度が４９〜８０
倍に改善されたことがわかる。一般にＤ／Ａ変換器はビ
ット数が多くなると価格が著しく高く、入手も容易でな
くなるが、本実施例では特にピット数の多いＤ／Ａ変換
器を用いることなく入手が容易でしかも汎用性のある安
価な素子の組合わせによる簡単な構成で分解能および応
答速度を飛躍的に向上することができる。

なお、第２図に示した実施例において、第１のアップダ
ウンカウンタ１３にプリセット入力端子Ｐ１とプリセッ
トイネーブル端子ＰＥが付加されているが、この両者の
機能はＩＣ（集積回路）化されたアップダウンカウンタ
にはむしろ付加されているのが普通である。したがって
この第１のアップダウンカウンタ１３は第２のアップダ
ウンカウンタ１９と同様のＩＣにより構成することが可
能であり、このような場合はこれら両アップダウンカウ
ンタ１３と１９の相違はその機能の使用の要否に過ぎな
いことになる。また、このプリセットのための構成は動
作速度向上と、動作を確実にするためのものであるので
、それらの要求の度合によっては省略できる。

本発明は上述し且つ図面に示す実施例に限定されるもの
ではなく、要旨を変更しない範囲内でならば種々の変形
実施が可能である。

例えば、上記実施例では、第１図に示したのと同様の構
成に反転バッファ２１．ウィンドウコンパレータ１６．
比較器１７．減算器η、加算器おを付加シ且つＤ／Ａ変
換器１８．アップダウンカウンタ１９ゲート加等を増設
して第２図のように構成したが、この第２図の構成にさ
らに第３．第４のＤ／Ａ変換器、アップダウンカウンタ
およびゲート並びに第２．第３のウィンドウコンパレー
タ等を上述の場合とほぼ同様にして増設し、より一層の
分解能の向上を図るようにしてもよい。

要ハ、Ｄ／Ａ変換器、アップダウンカウンタが′らなる
回路系を並列的に増設し、ウィンドゥコンパレータを用
いて人出力差の範囲を弁別して入出力差の大小に応じて
異なる閉ループを動作させるようにすればよい。従って
、第２図において、第１のＤ／Ａ変換器１２の出力の代
シに加算器２３０出力を第１の比較器１１のマイナス入
力端子に入力させ、第１の比較器１１の出力を第２のア
ップダウンカウンタ１９にも入力させ、さらにアナログ
人力を直接筒１の比較器１１のプラス入力端子に人力さ
せるとともに減算器ηでアナログ入出力の差をとってウ
ィンドウコンパレータ１６に与えるようにし、第２の比
較器１７を省略するなどしてもよい。この他ウィンドウ
コンパレータを２個の通常の２人力比較器の組合わせで
構成するなどしてもよいことはもちろんである。

以上詳述したように本発明によれば、並列的に設けたア
ップダウンカウンタとＤ／Ａ変換器とからなる回路系を
ウィンドウコンパレータを用いて入出力差のレンジによ
り使いわけることにより、通常容易に入手できる汎用素
子を使用して容易に構成でき、しかも高い分解能が比較
的速い応答速度−Ｃ％　られるサンプルホールド回路を
提供することができる。

【図面の簡単な説明】

第１図は従来のサンプルホールド回路の一例の構成を示
すブロック図、第２図は本発明の一実施例の構成を示す
ブロック図である。

Claims (1)

1. 【特許請求の範囲】 ＋１１　　人力アナログ信号と出力アナログ信号とを比
   較器で比較し、これら両信号の大小関係に応じてアップ
   ダウンカウンタをクロック信号でアップおよびダウンカ
   ウントさせ、このアップダウンカウンタのカウント値出
   力をＤ／Ａ変換器でアナログ値に変換して出力アナログ
   信号として出力させ且つ前記比較器に与え閉ループを形
   成して出力値を入力値に追従させ、前記アップダウンカ
   ウンタのクロック信号入力を停止させることにより出力
   値をホール・ドさせる方式のサンプルホールド回路にお
   いて、アップダウンカウンタとＤ／Ａ変換器とからなる
   回路系を複数系並列的に設は且つ各基のＤ／Ａ変換器の
   最大出力範囲を予め分割設定した前記人力値と出力値の
   差の大きさの範囲にほぼ対応させてそれぞれ設定すると
   ともに前記分割設定した人出力値差の範囲をウィンドウ
   コンパレータで弁別し人出力値差に応じて異なる系のア
   ップダウンカウンタを動作させる構成としたことを特徴
   とするサンプルホールド回路。 （２、特許請求の範囲第１項記載のサンプルホールド回
   路において、アップダウンカウンタはそのアップダウ／
   カウンタを含む閉ループの上位の閉ループの動作時にプ
   リセット値を出力するものを含むことを特徴とするサン
   プルホールド回路。