JPS589455B2 - 多重長アドレス構成を有するマイクロプログラム化デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 ミニ・コンピュータ構成の当面する非常に大きな問題の
１つは大きなアドレス・スペースの問題である。

アドレス・フィールドは、速度の遅い腹雑なメモリー・
マツピング手法によらずにあるプロセスに対する全ての
データおよび手順が直接アドレス指定できるよう十分に
犬ぎいと同時に、ミニ・コンピュータの特質である構造
の簡潔さと最少限度のハードウエア・コストを維持しな
ければならない。

通常、ミニ・コンピュータは１２乃至１３ビットの如き
固定された比較的少い数の記憶ワード・サイズで構成さ
れ、このワード・サイズをその構成の全てにわたる共通
の制御要因として用いる。

普通、オペランド、命令及びアドレスはすべてこの同一
サイズである。

屡々コスト及びアドレス操作の目的のため、アドレスと
オペランドに同じ作用レジスタを共用しさえする。

このような構成を用いることは非常にコスト的に有効で
あるが、アドレスがオペランドより犬き〈ないことを前
提とすることのためメモリー・サイズに実質上の制限を
生じると云う重大な欠陥を有する。

もし記憶ワード／レジスタ・サイズが１６ビットであれ
ば、最も一般的なサイズ従ってアドレスは最大サイズが
６５，５３６ワードに制約される。

このことは、機能的および経済的理由のため近年におけ
る厳しい制限であることが判った。

タスクおよび用途はその範囲が拡張する一方で別のメモ
リーを必要とし、オペレーテイング・システムと比較的
高レベルの言語はシステムの機能を改善しながらメモリ
ー・サイズに大きな衝撃を与える。

メモリーのコストの低下も又大容量記憶装置に対するユ
ーザの要請に油をそそぐことになった。

メモリーコストは年間２６乃至４１％の割合で低下し、
ユーザは一定の対価支出を望む傾向があるため、アドレ
ス・スペースの量は２乃至３年毎に２倍となることを必
要とするようになった。

メモリー・サイズに対するこの実質的な制限を受入れて
比較的大きなメモリー増大に対する需要として不足して
いることが知られたミニ・コンピュータ構成の多くの事
例が存在している。

ソフトウエアとハードウェアの開発コストのために、新
らしいミニ・コンピュータ構成に対する検討は通常この
構成がコンピュータファミリー全体を支持するものであ
ることを必要とする。

このことは、この新らしい構造は大きなアドレス基底と
精巧なオペレーティングシステムとを有するシステムの
みでなく、速度と最少限のプログラム・サイズが必須と
される小型のＯＥＭ志向のシステムをも支持しなければ
ならないことを意味する。

しかし、同様に大切なことは、ソフトウエアの機動性、
即ちプログラムを１つのファミリーの一端末における機
械から他の端末の機械に転用できる能力を損ってはなら
ないことである。

どんな構成もその目的とする処は、ワードサイズに制約
されないが回じファミリーの全構成要素において拡張可
能で整然として一貫性のあるアドレス指定を処理する方
法の開発にある。

アドレスのサイズはプログラマーの関心事ではなく、又
ファミリーの一要素から他の要素に対するプログラムの
機動性を損ってはならない。

もし、例えば、１６ビットのワード・サイズが最も大き
なアドレス・サイズを表わすならば、メモリー・サイズ
は６４Ｋワードに限定され、これは現用途には十分であ
っても将来の需要に対しては不十分であることは明らか
である。

１つのコンピュータ・ファミリーの使用寿命の間メモリ
ー要件を確実に満足できる方策を得るためには、最大メ
モリー・サイズは少くとも８百万乃至１千万ワードであ
り、これは１つのアドレス・サイズが少くとも２３ビッ
トであることを示変する。

しかし、１６ビット以上のアドレスはこれを保持するの
に２ワードのメモリーを必要とし、ロードおよび記憶を
行うためには２動作を必要とする。

オペレーティングシステムの下で実行を行う大型システ
ムのユーザはこのような負担を不満としないが、これは
記憶管理量が大巾に減り必然的に小さなアドレス・スペ
ースを伴う過度のアクテイビテイを減少させるためであ
る。

小型のシステムのＯＥＭユーザはこの時間／スペースの
不利を負うことを潔しとしないが、これはそのアドレス
・スペース要求が比較的少なく用途は主として更にコス
トおよび性能に敏感であるためである。

アドレスの性質および用途を調べれば、特にこのアドレ
スが他のオペランドと異なる点において興味深い特徴が
あることが判る。

他の全てのオペランドは、プログラマー・ビジブルであ
り、明確に類別され、サイズ別に分類された構造を有す
るもので、これ等はビット・バイト、ワード、又は多重
ワード等である。

プログラマーは項目のサイズを知り、その操作において
その特徴を取扱い使用する。

しかし、アドレスは主としてプログラム・アセンブラの
関心事であり、プログラマーにとっては２次的な関心事
に過ぎない。

プロクラマーは主として構成のネーム、配列およびプロ
グラムの記憶場所の如きアドレスに関心を有する。

彼はネームを要求され次等割当て、次いでこれ等のネー
ムを必要に応じて便利なように又理解を助けるために使
用する。

プログラマが最後に望むことは、アドレスの計算および
操作に介入することである。

アドレス・サイズは重要ではなく、アドレスが「十分に
犬ぎい」限りプログラマは実際に気にしない。

アドレスと他のオペランドの相異のこの考察は、アドレ
ス・サイズ依存度に関する概念、郎ちアドレスのサイズ
がアセンブラ・ソース・コードのレベルにおいては実質
的にプログラマにとってビジフルでなく目的コード・レ
ベルにおいて始めて明らかになる概念／構成を導くもの
である。

この概念の下では、同じソース・コードがアセンブルで
き、どんなファミリーの要素についても実行可能である
が、そのアドレスが１６ビットより大きな要素に対する
目的コードの生成に用いられるプログラム・アセンブラ
は、前記ファミリーの小さな要素に対する目的コードの
生成に用いられるプログラム・アセンブラとは異なる。

大きなシステムのプログラム・アセンブラは、コードに
おける各記憶アドレスに対して２ワードの記憶を、小さ
なシステム・アセンブラは唯１つのワードの記憶を生成
することになる。

各システムはそのハードウエアに適するアドレスを含む
目的コードを受取るが、プログラマーは両方の目的コー
ドが得られる単一ソース・コードのレベルにおける操作
二非サイズ態様でタッグおよびアイデンティティとして
アドレスを取扱うことになる。

従って、本発明の主な目的は多重長さのアドレス指定モ
ードを有するデータ処理システムの提供にある。

本発明の前記および他の目的は、 データ処理システムによって実施されるべき操作を表示
するコードを含む命令ワードと、Ｓ個のアドレスビット
を含む短形態のアドレスかＳより犬でありかつ１ワード
内のビット数を越えるＬ個のアドレスビットを含む長形
態のアドレスかのどちらかを表示し、前記命令ワードの
すぐ次のアドレスに記憶されるオペランドアドレスワー
ドと、から成るデータワードを表示する１群の２進デー
タビットを夫々記憶する複数のアドレス可能ワード記憶
場所を有するデータ記憶装置を有するデータ処理システ
ムを提供することによって達成される。

このデータ処理システムは又、該システムが短形態のア
ドレスを用いる第１モードか長形態のアドレスを用いる
第２モードのどちらで動作するかを指示するための、現
在実行中の命令の前記データワードを参照せずに、例え
ば、手動スイッチ又は以前に実行された命令の結果から
得られるアドレスモード信号に応答するアドレスモード
指示装置をも有する。

このデータ処理システムは更に前記命令ワード内に含ま
れた操作コードによって要求された操作の実施において
用いられるデータを記憶するためのレジスタ装置を有す
る。

更に、このシステムは、データ処理システムの各命令実
行サイクルの初めに前記データ記憶装置をアドレスして
命令ワード及びオペランドアドレスワードデータを読み
出し、前記データを前記レジスタ装置内ヘロードするた
めの、例えばファームウエア制御論理装置で構成される
フエツチ装置を有する。

このフエツチ装置は更に、データ処理システムが前記第
２モードで動作する時前記アドレスモード指示装置に応
答して複数のワード読み出しサイクル中に前記レジスタ
装置内へ複数のオペランドアドレスワードを読み込むよ
うに動作する。

更に、このフエツテ装置はデータ処理システムが前記第
２モードで動作する時前記アドレスモード指示装置に応
答して前記データ記憶装置から読み出された前記複数の
オペランドアドレスワードのアドレスビットを組み合わ
せて前記レジスタ装置内にＬビットの長形態のアドレス
を準備する装置を含む。

本発明の前記およびその他の目的は、添付図面に関して
説明する例示的な実態において達成される。

本発明のデータ処理システムにおいては、ビット・バイ
ト、２倍長ワード、又はクワツド（４倍長）・ワード要
素の如き全てのデータ・ワード要素は、例えば１６ビッ
トの記憶ワードに基ぐものであり、各ワードの様式は左
から右に向って最初のビットを０として規定される。

本発明のシステムにおいては、メモリー・データはビッ
ト、バイト、ワード又は多重のワードのデータ項目レベ
ルに対する命令によってアクセス町能である。

全ての場合、最も左寄りの要素がワードの最上位の要素
であって、例えば第１０Ａ図のビット０が最初のビット
であり、ビット１は第２のビットとなり、ビット０乃至
Ｉが最初の（左方の）バイトであり、ビット８乃至Ｆ（
本明細書においては１６進ビット付番方法を用いる）は
第２の（右方の）バイトであり・・・等となる。

多重ワード項目は連続的なワード記憶場所を必妥とし、
最下位のアドレスはデータ項目の最も左寄り即ち最上位
のものと規定される。

ビット、バイト、ワード又は多重ワード・データ項目の
指示のためにはアドレス・ポインタを用いる。

このアドレスは、データ項目の最も左寄り（即ち最上位
）の要素を表示する。

データ項目は左から右へ一列に付番される。

本発明の中央プロセサ（ＣＰＵ）は長アドレス形態（Ｌ
ＡＦ）又は短アドレス形態（ＳＡＦ）のいずれでも操作
町能である。

ＬＡＦアドレス・モードは例えば１００万ワードに対す
るアクセス能力を提供し、ＳＡＦアドレス・モードは例
えば６４Ｋワード（Ｋ＝１０２４）に対するアクセス能
力を提供する。

アドレスは無符号である。バイト・アドレスは外部バス
のアドレス回線に与えられて左方又は右方のバイトを指
定するあるビットを含まねばならない。

ＣＰＵアドレス・レジスタのビット位置は、零から始ま
る適当な数の外部バスのアドレス回線上のその位置に対
応するように付査されている。

ＳＡＦモードにおいては、ＣＰＵは第１０Ｂ図のワード
１に示される如き１７の上位ビットを含むアドレスを生
成する。

この１７ビットの内１６の最上位ビットは１０から１Ｆ
迄付番される。

左方又は右方のバイトをアドレス指定する１７査目のビ
ットは第１０Ｂ図には示されていないことに注意され度
い。

ＬＡＦモードにおいては、ＣＰＵは２１の上位ビットを
含むアドレスを生成する。

これ等の２１のアドレス・ビットの２０の最上位ビット
は第１０Ｃ図のワード１およびワード２に示され、最上
位ビットはＱＣ，最下位ビットは１Ｆと付査される。

左方又は右方バイトをアドレス指定する２１番目のアド
レス・ビットは第１０Ｃ図には示されない。

ｉ１０Ｂ図は、ＳＡＦモードの即時アドレスを有する本
発明の単一オペランド命令の命令フォーマットを示す。

第１０Ｂ図のワード０は、ビット０乃至８の命令コード
と、ビット９乃至Ｆのアドレス・モードを規定するアド
レス・シラブルを含む。

以下に述べるように、このアドレス・シラブル（ＡＳ）
は中央プロセサのＳＡＦ又はＬＡＦアドレス指定モード
を制御しないことに注意され度い。

第１０Ｂ図におけるワード１は、ビット１０乃至Ｆにお
ける１６ビットのアドレス値（ＡＢ）を含む。

第１０Ｃ図は、ワード１およびワード２に含まれるＬＡ
Ｆモードの即時アドレスを有する単一オペランド命仝を
示す。

この命令コード（ＯＰ）は再びワード０のビット位置０
乃至８に含まれ、アドレス・シラブル（ＡＳ）はワード
０のビット位置９乃至Ｆに指定される。

第１０Ｃ図のワード１は、ビット位置ＯＣ乃至ＯＦの２
０ビット・アドレスの４つの最上ビットを含み、ビット
位置００乃至ＯＢが零を含まなければならない（ＭＢＺ
）ことを要求する。

２０ビットのＬＡＦモード・アドレスの最下位の１６ビ
ットはワード２のビットン１０乃至１Ｆに含まれる。

命令ワードのアドレス・シラブル（ＡＳ）は、オペラン
ドのアドレスをいかにして形成するか、例えばオペラン
ドがプログラム・カウンタ又は基底レジスタに関するア
ドレスであるかどうか等を指定するために用いられる。

アドレス・シラブルは又、ＳＡＦモードにおいては第１
０Ｂ図のワード１に対して示される様式でメモリーに１
つのワード・アドレスが含まれ、又ＬＡＰモードにおい
てはワード１および２に対する第１０Ｃ図の様式で２ワ
ードの記憶に含まれるアドレス指定の間接モードを指定
する。

前述の如く、命令ワードのアドレス・シラブル（ＡＳ）
は、ＣＰＵがＳＡＦアドレス指定モードにあるかＬＡＦ
アドレス指定モードにあるかは制；側」シない。

本発明の中央プロセサにおいては、ＳＡＦ又はＬＡＦア
ドレス指定モードは、１つの位置にセットされる時ＦＦ
ＬＡＦフロツプの２進数１へのセッティングを惹起して
ＣＰ［ＪがＬＡＦモードで操作中であることを表示する
制御パネル上のスイッチにより制御される。

他の位置にセットされると、ＦＦＬＡＦフロツプを２進
数零の状態にセットしてＣＰＵがＳＡＦモードで操作中
であることを表示する。

あるいは、ＦＦＬＡＦフロツプは、１対の命令によって
アドレス指定モードがあるプログラム命令の実行により
制御できるようにセットおよびリセットされ得る。

ＦＦＬＡＦフロップは第１図のハードウエア制御フロツ
プに含まれるフロツプの１つであることが判る。

データ処理システムのデータ・プロセサのブロック図を
第１図に示す。

このシステムは、例えば各々が６４ビットを含む１０２
４個の記憶場所を含む制御ストア１０を含んでいる。

このような記憶場所の各々は１つのファームウエア・ワ
ードを記憶することができ、このファームウエア・ワー
ドはテータ・プロセサ内で種々のハードウエア操作を制
御するのに用いられる。

第４図は種々のフィールドを構成するビットを表示する
ファームウエア・ワードを示す図である。

このような記憶場所および（又は）ファームウエア・ワ
ードの数、およびこのようなワードのビット数は本発明
の範囲から逸脱することなく増減することができること
が判るであろう。

制御ストアの操作およびこれを復号する命令については
、コンピュータ・デザイン・マガジンの１９７４年４月
号の１１９頁のＣ．Ｗ．シュルツ（Ｓｃｈｕｌｔｚ）著
「マイクロプロセサ用の最適化マイクロプログラム化制
御セクションの設計」なる論文に記載されている。

制御ストアの局部レジスタ１１は、制御ストア・ワード
の記憶に用いられる例えば８つの８ビットＤタイプ・レ
ジスタからなる。

この制御ストア出力は、中央プロセサの１次クロツク・
パルスにより制御レジスタ１１にクロツクされ、新らし
い制御ストア・ワードが次の１次クロツク・パルスによ
ってレジスタ１１にロードされる迄制御レジスタ１１に
維持される。

ＣＰＵのテスト・ロジック５０は、制御ストアのビット
４２乃至４７を用いて例えば６４通りの可能性のあるテ
スト条件の１つを選択する。

テストされた条件が真か偽かに従って、テスト条件の真
の関数は次のアドレス生成ロジック５２に送出される。

ＣＰＵは３つの方法の１つを用いて次のファームウエア
・アドレスを生成する。

この第１の方法は制御ストア・ワードのビット５４乃至
６３を用いて次のアドレスを生成する。

これ等のヒットは、潜在的な１０２４個の制御ストアの
記憶場所のいずれか１つを直接にアドレス指定するこ占
ができる１０ビットの次のアドレス（ＮＡ）フィールド
を有する。

第２の方法は、いくつかの予め割当てられたアドレスを
含むＦＲＯＭチップから次のアドレスを得る。

この選択されたアドレスは、Ｆレジスタ３６の内容、匍
１御ストア出力、および他の制御フロツプ５４の復号に
よって決定される。

第３の方法はサブルーチン戻り（リンク）レジスタ５１
を呼出すことである。

データ・プロセサに含まれているのは、屡々マイクロプ
ロセサと呼ばれるレジスタ兼論理回路（ＲＡＬＵ）１２
である。

第２図は、このＲＡＬＵ１２の詳細を示すブロツク図で
ある。

一般に、ＲＡＬＵは、レジスタ・ファイル、シフト・ロ
ジック、演算ロジックおよび制御ロジックを含む４つの
区域に分割されている。

レジスタ・ファイルは、データ・レジスタ、作業レジス
タ、および基底レジスタを含んでいる。

シフト・ロジックは桁送り操作および通常のデータ転送
の間用いられる。

演算ロジックは種々のラッチ即ちバツファ、マルチプレ
クサ、インパータ、および加算器を含んでいる。

ＲＡＬＵの制御ロジックはこれについて操作されるべき
データの該当部分を選択するためのセレクタ・ロジック
を含む。

本発明のためのＣＰＵは、本発明において不町欠ではな
いがその背景の一般的説明のための種々のレジスタを含
んでいる。

状況／機密保持レジスタ１４はシステム状況キーおよび
機密保持キーを含んでいる。

このレジスタは、システムが特権状態にあるか、あるい
はこれがユーザ状態下にあるかを表示するビット・フィ
ールドを有する。

ユーザ状態においては、指定された命令は実行される代
りにいわゆるトラップ・ルーチンに入る。

更に、セグメンテーション兼保護装置１７の記憶保護性
が使用可能となる時、このユーザが意図された目的、郎
も請出し、書込み又は実行のためこの記憶場所へのアク
セスを許容されるかどうかを決定するため各アドレスを
吟味する。

レジスタ１４は又プロセサの識別番号を表示するための
１つのフィールドを含み、システム構成の間セットされ
る。

レジスタ１４は又、中央プロセサの割込み優先レベルを
表示するためのフィールドも含んでいる。

システム内に結合された全ての装置は割込みレベルを含
む。

ＣＰＵの現行プログラムは、下位レベル番号が最も割込
みし難いプロセスおよび（又は）装置を表わす場合、現
行プログラムの実際のレベル番号よりも下位のレベル番
号を装置が有するならば、割込まれる。

このような割込み構造については、１９７６年１０月５
日発行の米国特許第３，９８４，８２０号に示されてい
る。

指標レジスタ（■）１６はオーバーフローおよびプログ
ラム状況標識を含む。

このレジスタ１６は又、システム内で行われたいかなる
比較の結果も表示するため、および質疑された最後の周
辺機器の表示即ち状況のためのフィールド、およびテス
トされた最後のビットの状態を表示するフィールドが含
まれる種々のフィールドを含んでいる。

例えば第１Ａ図に示す如き各々が２０ビットの１６ワー
ドであるランダム・アクセス・メモリー（ＲＡＭ）１３
内には７つのＭレジスタ（Ｍｌ乃至Ｍ７）が含まれる。

Ｍ１およびＭ２レジスタはＣＰＵの諸特性を制御する。

Ｍ４およびＭ５レジスタは科学計算命令グロセサにおけ
る諸特性を制御する。

Ｍ３，Ｍ６およびＭ７レジスタは将来の使用のため予約
される。

この７つのＭレジスタは、第１Ａ図に示す如＜ＲＡＭ１
３の記憶場所１乃至７にある。

Ｍ１レジスタはトラップ可能モード制御キーを含み、こ
れは飛越しおよび分岐命令のための追跡トラップ（即ち
、コンピュータのプログラムの操作の追跡を補佐するト
ラップ）を使用町能にするためのフィールドを含んでい
る。

Ｍ２レジスタはスタック又は待合せモードにおける基底
レジスタ６およびγの使用を使用可能にするスタック／
待合せビットを含んでいる。

Ｍレジスタの内容がＲＡＭ１３に記憶されるため、この
内容は容易にテスト・ロジック５０に対してアクセスす
ることができない。

従って、第１図には示されないＭコレクタ・レジスタを
用いてＣＰＵが即時の判断を行うために要求する関連ビ
ットを収集する。

プログラム・カウンタ（Ｐレジスタ）２０は例えば２０
ビットのレジスタで、これは通常その時点で実行中の命
令のアドレスを含む。

Ｙレジスタ２２、即ち記憶アドレス・レジスタも又、通
常メモリー内でアクセスされるデータのアドレスを含む
２０ビットのレジスタである。

割込みレジスタ（ＩＮ）２１は例えば１６ビットのレジ
スタで、レシーバ・ロジック２６Ｒから割込み装置のチ
ヤネル番号およびレベルを受取る。

バス・データ・レジスタ（ＤＴ）２３は例えば１６ビッ
ト・レジスタで、通常内部バス２８を経てＣＰＵに配分
するためレシーバ・ロジック２６Ｒからオペランドデー
タを受取る。

手順１（Ｐ１）および手順２（Ｐ２）レジスタ２５，２
７は例えば１６ビットのレジスタで、一般にメモリーか
らの手順の２倍長ワード取出しに対するＣＰＵ要求から
生じる手順純ードをレシーバ・ロジック２６Ｒから受取
る。

ＸＢレジスタ３２は例えば４ビット・レジスタで、プロ
セサ内でのビットおよびバイト指標付けのために使用さ
れる。

このレジスタ３２の出力は内部バス２８と１６進デコー
ダ・ロジック３４の相方に結合される。

命令レジンタ（Ｒ）３６は例えば１２ビット・レジスタ
で、外部バスに結合できるメモリーから受取られる時命
令ワードである最上位の１２ビットを保時する。

セレクタ・レジスタ（ＳＥＬ）１４は命令ワードの最下
位の４ビットを記憶する。

これは、命令ワードの最上位の１２ビット（Ｆレジスタ
）を変更することなく内部バス２８からロードされ得る
。

このＳＥＬレジスタ１４も又零に対して減分されてテス
トされ得る。

本文においては、この用語Ｆレジスタ３６は組合わされ
た命令（Ｆ）レジスタおよび選択（ＳＥＬ）レジスタを
意味し、これは１２ビットのＦレジスタ３６と４ビット
のＳＥＬレジスタ３７の間を区別することが重要でなけ
れば、１６ビットのレジスタを構成する。

定数生成ロジック４０は、制御ストア１０に含まれるプ
ロセサのファームウエアと関連して使用するため３状態
セレクタ４２に対して特定の定数を与えるよう結合され
る。

カウンタ・レジスタ（ＣＴＲ）３３は例えば４ビット・
レジスタであり、これは現行命冷で処理される命令ワー
ド数をカウントする。

その値はトラップ状況ロジック３５により生成されるト
ラップ状況ワードにレポートされる。

トラップ状況ロジック３５は、さもなければ最後に終了
するバスが循環するロジックを含み、これにより開始プ
ログラムに対して呼出される側が接続されないことを通
知する。

トラップを処理する時、ＣＰＵは、次の使用町能なトラ
ップ保管区域に対する。

およびトラップ・ベクトルに対するポインタ（即ちトラ
ップ取扱手順に対するポインタ）を含む専用記憶場所に
対するアドレスを生成する。

１６進デコーダ・ロジック３４は、ビットおよび他の操
作に対するマスクの生成に用いられる４ビット乃至１６
ビットのデマルチプレクサ（ｄｅｍｕｌｔｉｐｌｅｘｅ
ｒ）からなる（制御ストア１０に含まれるファームウエ
アによるテストのため１６ビットの内の１つが選択され
る）。

Ｈレジスタは例えば１６ビット・レジスタで、その内容
を内部バス２８に蓄積する時最下位および最上位の８ビ
ットをスワツプすることによりバイト操作を容易化する
。

３状態セレクタ４２は、例えば内部バス２８からＲＡＬ
Ｕ１２へ、又はその逆方向に特定のＣＰＵ要素に対する
経路指定のための選択されたＣＰＵ要素からデータを収
集する。

制御ストアのビット２２乃至２７は、いかなる時にも唯
一つの入力（選択されたレジスタ）を使用可能にさせて
３状況セレクタ４２を経て内部バス２８に対して選択さ
れたＣＰＵのレジスタの内容をゲー卜するために用いら
れる。

ＣＰＵのオペレータとの通信は自蔵制御パネルにより行
われる。

制御パネル・ロジック２９は、データを制御パネルとＣ
ＰＵ間に転送するために用いられる内部バス２８に接続
されている。

制御パネルは、ユーザに独得のＣＰＵ制御部と視覚的な
状況標識とオペレータに対してシステムの動作又は誤動
作を質疑および分析することを許容するレズスタを提供
する。

ブートロードＰＯＭ１５は、標準的なブートロード・ル
ーチンを含む例えば５１２×１６ビットの記憶場所から
なる。

操作のセグメンテーション兼保護装置１７が組込まれる
と、内部のプロセサ・レジスタ例えばＹレジスタ２２に
存在する全てのアドレスが記憶照合において関与する前
に再び翻訳される。

内部プロセサ・アドレスは仮想アドレスと呼ばれ、セグ
メンテーション兼保護装置１７による翻訳の後のアドレ
スは物理アドレスと呼ばれる。

仮想アドレスを物理的アドレスに変換するには２ステッ
プが必要とされる。

対ち、（１）仮想マツピングから物理的マツピングを行
い、（２）その時点のプロセサ状態に基いてこの記憶照
合が許容されるかどうかを決定する。

セグメントは仮想記憶スペースのセクションである。

各セグメントは、セグメンテーション兼保護装置１７に
記憶された例えば３２ビットのパターンにより規定され
る。

セグメンテーション兼保護装置１７は、仮想アドレスを
物理的アドレスへ変転する毎に２つのタイプの検査を実
施する。

即ち、（１）この記憶アクセスの意図に対する読出し／
書込み／実行許容ビットの比較を行い、（２）この仮想
アドレスが適法であるかどうかについての決定を行う。

もしセグメンテーション兼保護装置１７が記憶照合を許
容しなければ、特権の侵害が生じる。

内部バス（ＢＩ）２８は例えば２０ビットの巾で、主と
してデータをプロセサのレジスタ間に転送するために用
いられる。

記憶アドレスおよびデータは又内部バス２８を介して外
部バスに転送される。

アドレス・バス・レジスタ（ＢＡ）５６は例えば１６ビ
ット巾であり、ロジック２６Ｒおよび２６Ｔに対する入
出力および記憶読出し又は書込みサイクルに対するアド
レスの転送に用いられる。

ファームウエア制御下でＢＡレジスタ５６は、データ照
合のためＹレジスタ２２を、あるいは手順照合のためＰ
ポインタ２０を選択する。

トランシーバ・ロジック２６（２６Ｒ，２６Ｔ）は、Ｃ
ＰＵと外部バス間の唯一のインターフェースである論理
回路を含む。

全てのデータ、アドレスおよび割込み信号はこのトラン
シーバ・ロジック２６を通らねばならない。

このようなトランシーバ・ロジック２６は、外部バスの
操作と共に本文中に参照のため引用される１９７６年１
１月２３日発行された米国特許第３，９９３，９８１号
に記載されている。

選択変更ロジック（ＳＭ）５８は、Ｆレジスタ３６のど
のビット（もしあれば）が用いられてＬＳおよびＲＳフ
ィールド即ち制御ストア１０の制御ストア・ワードの左
方選択および右方選択フィールドにより行われたレジス
タ・ファイル選択を変更するかを決定する。

ＳＭロジックは、左右のセレクタ・ロジック即ちＬＳロ
ジック６０とＲＳロジック６２の相方に対する制御スト
アのビット２８乃至３０の構成に従ってＦレジスタのビ
ット０１乃至０３，０９乃至ＯＢ，ＳＥＬ１乃至３又は
ＳＥＬＯ乃至３をゲートする。

ＬＳおよびＲＳロジックは、選択変更ロジック５８の出
力およびレジスタ選択用の制御ストアのビット１乃至３
、又は５乃至７の内容を用いる。

制御ストア・ビット１乃至３は左方のセレクタにより使
用される。

制御ストア・ビット５乃至７は右方のセレクタによって
１吏用される。

外部バスは、１９７６年１１月２３日発行の米国特許第
３，９９３，９８１号に示される如きシステムのメモリ
ーを含む全装置間に共通の通信経路即ちインターフェー
スを提供する。

この外部バスは構成上は非同期的で、各種の速度の装置
はシステムにおいて有効に操作され、３つのタイプの通
信即ち記憶転送、入出力転送、および割込みが許容され
る。

外部バスに対しては、中央プロセサ、記憶装置、周辺装
置コントローラ、通信コントローラ等が結合される。

前述のレジスタ等については、１９７６年１月発行のハ
ネウエル情報システムズ社の文献 ータ・ハンドブック に記載される。

バス制御装置４８Ｒ，４８Ｔは外部バス２６とノのＣＰ
Ｕのインターフェースを制御する。

例えば、バス匍謝装置４８Ｒは、データ回線上で受取ら
れたデータが割込み（ ＩＮ）レジスタ２１、データ（
ＤＴ）レジスタ２３ （ＰＬおよびＰ２）レジスタ２５，２７にゲートｊされ
るかどうかを市選する。

バス制御装置４８Ｔは、例えばＣＰＵによる使用又は外
部バス上の別の装置から受取ったデータの確認のため外
部バスの要求を制御する。

次に第２図において、レジスタ兼論理装置（ＭＬＵ）．
１２を詳細に示す。

ＢＡＬＵ１ ２は、アドバンスド・マイクロ・デバイス
社製で、本文に参考のため引用された１９７６年版の同
社文献「ＡＭ２９００系列データ・ブック」に記載され
た５つのＡＭ２９００マイクロプロセサからなる。

ＲＡＬＵ１２は４つの基本的区域、即ちレジスタ・ファ
イル、桁送りロジック、演算ロジックおよび制御ロジッ
クに分割される。

最初にレジスタ・ファイル７０については、これはデー
タ・レジスタＤ１乃至Ｄ７、作業レジスタＤ０（又はＤ
）とＥ、および基底レジスタＢ１乃至Ｂ１を含んでいる
。

レジスタＤ１乃至Ｄ１は例えば１６ビット・ワード・オ
ペランドのレジスタで、ビット１０が最上位ビットと考
えられる。

本発明の実際の構成内では、レジスタＤ１乃至ＤＩが２
０ビットのレジスタで、最下位の１６ビットが取消され
たオペランドおよび最上位の４ビット（ビット０Ｃ乃至
０Ｆ）を保持するのに用いられる。

レジスタＤとＥも又例えば２０ビット・レジスタ（ビッ
ト０Ｃ乃至０Ｆ）および１０乃至１Ｆ）で、ファームウ
エア操作の間データの操作のため使用される。

命令取出しおよび制御パネル操作の間、命令レジスク（
Ｆ）３６の内容の複写の保持のためにレジスタＤが用い
られる。

基底レジスタは例えば２０ビットのアドレス・レジスタ
であって、ビット０Ｃが最上位ビットと考えられるシス
テムにおいて手順、データ又は任意の記憶場所を指示す
ることによりアドレスを様式化するために使用できる。

この基底レジスタは又、自動増分および自動減分機能を
有してスタック、待合せおよびプログラムのループ操作
のためのこれ等レジスタの容易な使用を可能にする。

オペランドを含むこれ等レジスタ（レジスタＤ１乃至Ｄ
７）は１６ビットのレジスタであるが、アドレスを含む
ことのできるレジスタ（レジスタＤ，ＥおよびＢ１乃＋
Ｂ７）は２０ビットのレジスクであることに留意すべき
である。

マルチプレクサ桁送りロジック８０．８２は、主として
桁送り操作と通常のデータ転送の両方に使用される２つ
の１６ビットのマルチプレクサを含んでいる。

別のレジスタ（Ｑ）７６が２倍長オペランド桁送りのた
めに設けられている。

Ｑレジスタは２０ビット・レジスタであるが、その最下
位の１６ビットのみが２倍精度桁送り操作の間使用され
る。

データは、このマルチグレクサとレジスタ・ファイル７
０内のデータ・レジスタとの間で１ビットだけ左右に桁
送りすることができる。

本発明においては、Ｙレジスタ４１は通常指標付けされ
ないアドレスを含み、Ｄレジスタ（Ｄ０）は指標値を含
む。

演算ロジックは、２つの２０ビット・ラッチ回路８４，
８６，２対１マルチプレクサ８８，３対１マルチプレク
サ９０，２つの１６ビット・インバータ９２，９４、加
算器９６、および出力マルチプレクサ９８を含む。

入力Ｌ１００と関連するラッチは、左方のセレクタ・ロ
ジック６０により選択される如くレジスタ・ファイルか
らデータを受取る。

同様に、入力Ｒ１０２内で関連するラッチは、右方のセ
レクタ６２により選択される如きレジスタ・ファイルγ
０からテータを受取る。

ラツテ８４からの出力は両マルチプレクサ８８，９０と
出力マルチプレクサ９８に送られる。

ランチ８６からの出力はマルチプレクサ９０に送られる
。

左方のマルチプレクサ８８は、入力Ｄ１０４、入力Ｌ１
００と関連するラッチとを経て内部バス２８からデータ
を受取る。

右方のマルチプレクサ９０は、入力Ｑ１０６、入力Ｒ１
０２と関連するラッチ８６、および入力Ｌ１００と関連
するラツチ８４を経てＱレジスタ７６からデータを受取
る。

これ等のマルチプレクサからの出力ＪとＫはそれぞれ加
算器９６の各人力ＬとＲに対しインバータ９２と９４を
経て送られる。

加算器９６は全ての演算操作を行う。

入力ＬとＨに加えて、別の入力が制御ストア・ワード・
ビット１２から得られる（桁上げインジエクト）。

加算器９６の出力は、出力マルチプレクサ９８と入カマ
ルチプレクサ／桁送りロジック８０，８２の相方に送ら
れる。

出力マルチプレクサ９８からのデータの２０ビットは、
ＲＡＬＵ１２からの主出力である。

マルチプレクサ９８からのデータは、プロセサ内の配分
のため内部バスに与えられる。

以下は第１図および第２図に示されるプロセサと操作に
関する更に詳細な論議である。

中央プロセサ（ＣＰＵ）は、プロセサ・ロジックの大部
分を相互、およびレシーバ２６Ｒおよびトランスミツタ
２６Ｔを経て外部バスに接続する１本の内部バス２８の
周囲に構成される。

前述の如く、Ｙレジスタは記憶アドレス・レジスタであ
り、Ｆレジスタ３６は命令取出しの間１つの命令ワード
を受取るために使用される。

内部バス上の種々のビットは、ファームウエア分岐決定
を行う際に使用されるためテスト・ロジック５０に対す
る入力として使用される。

内部バス２８からのこのような種種のビットに含まれる
情報は、テスト・ロジック５０および種々のハードウエ
ア制御フロップ５４に記憶することができる。

内部バス２８は又ＲＡＬＵ１２に対する入力でもある。

内部バス２８は、ファームウエア制御下でＲＡＬＵ１２
からの桁送りによりロードされるＲＡＬＵ１２のバイト
選択レジスタ（ＸＢ）３２を操作する定数生成装置４０
を含むいくつかの要素によって駆動即ち制御される。

その時点の制御ストア命令は、制御レジスタ１１の出力
側で使用町能であって部分的に種々の論理素子で復号さ
れ、次いてシステム内の残りの素子に関して諸操作を行
うために使用される。

次のアドレス生成ロジック５２は制御ストア・ワード郎
ちファームウエア・ワードにおける次のアドレスを使用
し、これに従って、又テスト・ロジック５０により与え
られるテスト条件に従って新らしいアドレスを生成する
。

匍御ストア１０は、数百ナノ秒程度の中央プロセサのク
ロック・サイクル当り１回だけ次のアドレスに前進する
。

第３図に関して更に論述するように、ファームウエアに
おける分岐操作即ち制御ストアがテスト・ロジック５０
によって検出され、このロジックは内部状況フロツプ５
４の内容、内部バス２８の状態、およびＦレジスタ３６
の内容を用いてテスト条件が満たされるか否かを決定す
る。

このテスト条件は、以下に述べるように次のアドレス生
成ロジックに対する入力である。

このテスト条件は又、種々のタイプの分岐操作の間に生
じる２つのアドレス形態を選択するために使用される。

種々のタイプのアドレス形成のためのファームウェアに
おけるエントリ・ポイントを選択するＸＡ分岐は、Ｆレ
ジスタ３６の内容に主として基づいて決定を行う。

メモリーからの取出しオペランドに関するＸＲ分岐は、
そのエントリ・ポイントを主としてＦレジスタ３６のＯ
Ｐコード・フィールドに基づいて決定する。

更に事例を挙げれば、ＸＥ分岐は命名のＯＰコードに殆
んど完全に基づくもので、Ｆレジスタ３６のＯＰコード
・ビットにより使用可能となる。

オペランドが再びメモリーに書込まれる方法を決定する
分岐であるＸＷ分岐は、ＯＰコードのタイプとフロツプ
５４の内部状況に基づいて行われる。

指標レジスタの桁送り動作はあるタイプのアドレス指令
に対して与えられ、通常レジスタ・ファイル１０のＤレ
ジスタである指標レジスタに記憶される指標値を桁送り
することによって実施される。

指標付けの間、操作の状態に基づいてビットは左方又は
右方にシフト・アウトされる。

匍脚フロツプ即ち本発明の説明のためには詳細に示す必
要のないハードウエア・フロツプ５４にはいぐつかのフ
ロツプが含まれる。

その１つは、その時点で実行中の命令が記憶照合命令で
あるかどうかの追跡の維持に用いられる。

ＦＦＳＩＧＮフロツプは１６ビットのアドレス値を２０
ビットに符号付き拡張するのに使用される。

ＦＦＷＲＡＰフロツプは計算されたアドレスが無効であ
ることを想起するために使用される。

別のものはＲＡＬＵ１２の出力がある前の時点で零であ
ったかどうかの事実の記憶に用いられる。

前述の如く、Ｆレジスタ３６は、実際には１２ビットの
スタティック型レジスタ（命令（Ｆ）レジスタ３６）と
４ビットのダイナミック型カウンタ（選択（ＳＥＬ）レ
ジスタ３７）である。

ＳＥＬレジスタ３７における右方の４ビツト、即ちビッ
ト１２乃至１５は、零迄カウント・ダウンできその内容
が次の生成アドレス・ロジックによる使用についてテス
トできるカウンタとして使用される。

これは、桁送りのカウンタのため用いられる、即ちＳＥ
Ｌレジスタ３７はある桁送りの実施中に桁送りの距離で
ロードされる。

又、これはメモリーにおけるレジスタを保管し復元して
レジスタ・ファイル７０における１６個のレジスタを連
続的にカウントするのである。

テスト・ロジック５０は、種々の制御ストアとＯＰコー
ドの条件によって使用町能となる複数個のセレクタを含
み、一般にファームウエアの実行中に決定を行うために
ファームウエアと共に使用されるテストを実施する。

ロジック８０と８２は、加算器９６の出力をレジスタ・
ファイル１０に転送するか、Ｑレジスタ７６に転送する
力入あるいは１ビットだけ左方又は右方に桁送りされた
加算器９６の出力を与えることができるＲＡＬＵ１２の
該当部分である。

ロジック８０は直接レジスタ・ファイル７０におけるレ
ジスタに結合されている。

もしレジスタ・ファイル７０への入力が右方又は左方に
１ビットたけ桁送りされるならば、適当な桁送り入力が
加算器９６の出力側から与えられて不明のビットを提供
し、他のビットは転送され終る。

レジスタ・ファイル７０に含まれるＤレジスタ（ＤＯ）
は指標値を保持するレジスタである。

左方のセレクタ・ロジック６０、右方セレクタロジック
６２ 選択変更ロジック５８も又、ＭＬＵ１２の匍脚ロジック
の一部からなる。

制御ストア・ビット１乃至γと共に選択変更ロジック５
８の出力は、それぞれ左右のセレクタ６０と６２の出力
を決定する制御ストアのビット９乃至１９はＭＬＵ１２
のロジックの下記の領域を制御する。

即ち、ビット９乃至１１は入出力マルチプレクサ８０，
８２，９８を制御し、ビット１２は加算装置９６の桁上
げインジエクトを、ビット１３乃至１５は加算器９６プ
ラスインバータ９２と９４を、ビット１７乃至１９はマ
ルチプレクサ８８と９０を制御する。

制御ストアのビット１６は、ＲＡＬＵが第２Ａ図に関し
て以下に記述するように２つの２０ビット・オペランド
又は１つの１６ビット・オペランド、および１つの２０
ビット・オペランドを操作すべきかどうかを制御する。

次に第２Ａ図において、５つの４ビット・マルチプレク
サが一諸にカスケード構成されて第２図に示される２０
ビットのマイクロプロセサを構成する一般的方法を示し
ている。

マイクロプロセサＭＰ１乃至ＭＰ５の要素５０８乃至５
１６は、各各が内部バス２８からのデータの４ビットを
受取り、内部バス２８に対して演算結果の４ビットを出
力することができるよう内部バス２８に接続される。

例えば、マイクロプロセサ１（ＭＰ１）は内部バスから
ビット０Ｃ乃至０Ｆを受取って、内部バス２８にビット
０Ｃ乃至０Ｆをおく。

本発明の望ましい実施態様において使用されるマイクロ
プロセサは主として９ビットの情報によって制御される
。

第２Ａ図においてＳ０乃至Ｓ２と表示される入力を有す
る３ビットのソース・フィールドは、マイクロプロセサ
により操作されるべき１つのオペランドに対する８つの
ソースの１つを選択するために用いられる。

第２の３ビットフィールドは、どの演算操作がマイクロ
プロセサによって実施されるべきでありこれ等３ビット
が第２Ａ図においてＦ０乃至Ｆ２と表示されるかを表示
する機能フィールドである。

第３の３ビットフィールドはマイクロプロセサの操作に
よって生じた結果の宛先を表示し、これ等３つのビット
は第２Ａ図には示されない。

前述の如く、制御ストア・ビット１６は、ＲＡＬＵが２
つの２０ビット・オペランド又は１つの１６ビット・オ
ペランド、および１つの２０ビット・オペランドを操作
すべきかどうかを制御する。

これが行われる方法は第２Ａ図に示される。

７ワツド２対１マルチプレクサ５０６は、マイクロプロ
セサＭＰＩ乃至ＭＰ５の制御フィールドに入力されるべ
き原機能又は別の機能およびソース信号間を選択するた
めに使用される。

もしＡＮＤゲート５０４の出力側の選択信号が２進数１
であるならば、マルチプレクサ５０６はマルテプレクサ
入力ＩＢ０乃至ＩＢ３を選択し、これ等入力をそれぞれ
マルチプレクサ出力Ｃ０乃至Ｃ３におく。

この場合、回線ＭＦ０上のマルテプレクサ出力はＲＦ０
（原機能、ビット０）、回線ＭＦＩ上の出力は原機能コ
ード・ビット１であり回線ＭＦ２の出力は原機能コード
、ビット２となり、回線ＭＳＩ上の出力は原ソース・コ
ードのビット１となることが判る。

第４図に関して以下に論述するように、制御ストア・ビ
ット１２乃至１５はＲＡＬＵ機能（ＡＦ）フィールドを
構成し、マイクロプロセサにより実施される機能を制御
するために使用される。

制御ストア・ビット１６乃至１９はＲＡＬＵソース（Ａ
Ｓ）フィールドであり、マイクロプロセサに対するソー
ス入力を制御するのに用いられる。

このように第２Ａ図を見れば判るように、マルチプレク
サ５０６へのＢ入力はＡＮＤゲート５０４の出力の２進
数１によって選択され、各マイクロプロセサのソースお
よび機能フィールドは制御ストア１０からのマイクロワ
ードのＡＰおよびＡＳフィールドにより制御され、２０
ビット・オペランドはこれについて実施される同じ機能
を有する各４ビット・スライズで操作される。

あるいは、交互の機能ビットとソース・ビットは２進数
零であるＡＮＤゲート５０４の出力により選択でき、こ
の場合入力ＩＡＯ乃至ＩＡ３はそれそ゛れマルチプレク
サ５０６の出力ＣＯ乃至Ｃ３に転送される。

この場合、マイクロプロセサＭＰ２乃至ＭＰ５は変更さ
れた機能ビツトＭＦＯ乃至ＭＦ１からその機能ビットＦ
０乃至Ｆ１を受堆り、マイクロプロセサＭＰ１はそれぞ
れ回線ＲＦＯおよびＲＦ１上の制御ストア１０の原機能
ビットからその機能ビットＦＯ乃至Ｆ１を受取る。

ＭＰ１は又マルチプレクサ５０６の出力側から変更され
た機能ビット２（ＭＦ２）を受取り、マイクロプロセサ
ＭＰ２乃至ＭＰ５は直接制御ストア１０のビット１５か
らの回線ＲＦ２の原機能ビット２からその機能ビット２
を受取る。

同様に、マルチプレクサ５０６に対するＡ入力がＡＮＤ
ゲート５０４の出力側の２進数１の信号により選択され
る時、マイクロプロセサＭＰ２乃至ＭＰ２はマルチプレ
クサ５０６の出力側のＭＳ１回線からそのＳ１ソース信
号を受取り、制御ストア・ビット１７と１９から直接そ
れぞれ原ソース信号ＲＳ０およびＲＳ２からそのＳＯお
よびＳ２ソース信号を受取る。

マイクロプロセサＭＰ１は制御ストア１０のビット１７
乃至１９から直接にそのソース・ビットＳ０乃至Ｓ２を
常に受取ることが判る。

このように５つの４ビット・マイクロプロセサを制御す
ることにより、マイクロプロセサ１は１セットの制御信
号により制御されマイクロプロセサＭＰ２乃至ＭＰ５は
マルチプレクサ５０６を経て別の信号が選択される時別
のセットの制御信号により制御され、最初に１６ビット
・オペランドの４ビットを左方に符号付き拡張する必要
もなく１６ビット・オペランドと２０ビット・オペラン
ドに関してマイクロフ宅セサを操作させることができる
。

即ち、このようにマイクロプロセサを制御することによ
って、２つのオペランドの短い方の符号を拡張する１つ
以上の対向のマイクロ命令ステップを必要とすることな
く１６ビット・オペランドは自動的にその４つの最上位
ビットに符号付き拡張されることができる。

１６ビット・オペランドの最上位ビット即ちビット１０
（ＢＩ１０）は符号フロツプ（ＦＦＳＩＧＮ）５０２の
セットに用いられ、その出力は回線ＡＦ２上の別の機能
ビット２としてマルチプレクサ５０６のＡ入力に送られ
ることが判る。

更に、以下に記述するように、ＡＳフィールドの制御ス
トアのワード・ビット１６はＡＮＤゲート５０４に対す
る入力であり、２進数１の時ＡＮＤゲート５０４をして
マイクロプロセサＭＰ１乃至ＭＰ５に対する別の機能ビ
ットおよびソース制御ビットを選択することを部分的に
可能にすることも判る。

即ち、制御ストア・ビット１６は、２つの２０ビット・
オペランドが操作されるべきかどうか、あるいは１つの
２０ビットと１つの１６ビットのオペランドがマイクロ
プロセサにより操作されるべきかを部分的に制御する。

ＡＮＤゲート５０４に対する他の入力は信号ＲＤ０７で
、これは２進数１がデータ・レジスタＤ０乃至Ｄ７に含
まれるオペランドについて操作が行われることを表示す
る。

信号ＡＦ０，ＡＦ１，ＡＦ２およびＡＳ１が１６ビット
・オペランドの２０ビット・オペランドへの符号付き拡
張を有効化するように選択されることが判る。

これ等の信号の発生は第２Ａ図には示されないが、当業
者ならばいかにしてこれ等信号が制御ストアと他の中央
プロセサ信号の使用によって生成されるかについては容
易に理解される。

例えば、１６ビットの指標値を２０ビットの基準アドレ
スに加算するためには、１６ビットの指標値はビット１
０乃至１Ｆ（ＭＰ２乃至ＭＰ５）へ出所を求め、４つの
２進数零又は４つの２進数１は指標値の符号（ビット１
０）が正か負かに従ってその出所をビット０Ｃ乃至０Ｆ
（ＭＰ１）とする。

前述の如く、制御ストア１０は、プロセサ内の種々の操
作の制御に使用するため複数のファームウェア・ワード
からなる。

第３図は、このようなファームウエアの全体図で、主な
ファームウエア・ルーチン間の全ての主な分岐を示す。

以下はその全般的説明である。

本発明に関するこのようなファームウエアの更に詳細に
ついては以下に説明される。

初期設定ルーチン１１０はシステムのマスタークリアに
続いて入る。

このルーチンは種々のプロセサ・レジスタ、フリツプフ
ロツプ、ＲＡＭ１３をクリアし、制■パネルがロックさ
れるかどうか、即ち全ての制御パネル・スイッチ等が使
用禁止されるかを決定し、制御パネルはプロセサに含ま
れるもその操作にとって必須のものでもなく又本文中で
説明もしない別の要素である。

もし制御パネルがロックされると、命令取出しルーチン
１１２を経て分岐が行われ、さもなければ制御パネル・
ルーチン１３２に入る。

命令取出しルーチン１１２は実行のための次の命令を得
るために用いられる。

一たん命令がメモリーから受取られると、命令レジスタ
（Ｆ）３６にロードされる。

命令の複写は制御パネルサービス・ルーチンに対してＤ
０に書込まれ、トラップが生じる場合ＲＡＭ０に書込ま
れる。

ＸＦルーチンの間、以下の条件に対し検査が行われる。

即ち、（ｉ）外部プロセサ・トラップ、（ｉｉ）監視タ
イマー即ち所要の実時間クロツク・サービス、（ｉｉｉ
）装置割込み、又は（ｉｖ）アンロツクされた匍祈パネ
ルである。

もしこの条件のいずれかに遭遇すれば適当なルーチンに
対し分岐が行われ、さもなければアドレス・ルーチン（
１１３，１１５又は１１６）に入る。

アドレス・ルーチンは有効なアドレス生成を開始する。

アドレス・ルーチンは３つのルーチン１１３，１１５，
１１６に再分割される。

総命令アドレス・ルーチン１１３は、任意の市販の命令
プロセサにより実行される命令がアドレス生成ルーチン
１１４を呼出しても、例えば停止命令の如き上位命令を
完全に実行するために使用される。

分岐命令アドレス・ルーチン１１５は分岐命令アドレス
生成のために使用される。

アドレス生成ルーチン１１６は、非分岐命令および非上
位命令に対するアドレス生成のために使用される。

もし有効アドレスがレジスタであるか、オペランドが即
時であれば、アドレス生成ルーチン１１６は命令実行ル
ーチン１２０を呼出し、さもなければ間接ルーテン即ち
指標ルーチン１１７を呼出す。

間接即ち指標ルーチン１１７は、インデイレクション、
指標付け、およびスタック／待合せリミット・チェツキ
ングを実施する。

オペランド読出しルーチン１１８は、もし命令がこれを
要求すればあるオペランドを取出す。

飛越し命令の如くある命令はオペランド読出しルーチン
１１８の内部で実行される。

実行ルーチン１２０は、命令が実行されるいくつかの命
令コード従属エントリ・ポイントの１つを生成する。

書込みルーチン１２２は、命令が実行された後その結果
を記憶する。

このルーチンには、実行中の命令がその結果をアドレス
・シラブルにより指定される位置に戻さねばならない時
にのみ入る。

９つのエントリ・ポイントが使用可能である。

使用された特定のエントリ・ポイントは、その結果がメ
モリーに行くかレジスタに行くか、結果がアドレスかデ
ータか、又これが半ワード・オペランド命令が完全ワー
ド・オペランド命令かに基づく。

トラップ・ルーチン１２６には、トラップ条件が検出さ
れる時ファームウエア内の多くの記憶場所のいずれか１
つから入る。

一般に、トラップは矛期されるかあるいは予期されない
。

例えば、予期されるトラップの非構成命令に対する照合
は操作可能であるが、エラー条件例えば訂正不可能な記
憶エラーから生じるトラップは通常回復不能である。

割込みルーチン１２８には、中央プロセサによりその時
点で行われている操作に従って多数のソースから入る。

このようなソースは例えば下記のものを含む。

即ち最終トラップ保管域、プログラムされた割込み、外
部装置のタスク完了、実時間クロツク・ランアウト、監
視タイマー・ランアウト、又は不測の電源故障である。

クロックの監視タイマーおよび実時間クロツク・ルーチ
ン１３０には５ミリ秒毎に入り、もし使用可能の状態な
らばレベル・アカウント・タイマーが更新される。

一たんこれ等のタスクが行われると、制御パネル・ルー
チン１３２に入る。

制御パネル・ルーチン１３２には、例えば８ミリ秒毎に
入って制御パネル・インターフェースにオペレータが例
えば新規の表示、レジスタ変更、メモリー読出し、メモ
リー書込み、又は単一実行を望むかどうかを判断するこ
とを質疑する。

中央プロセサ（ＣＰＵ）が実行モードにある時はこれ等
の操作のあるものは許容されない。

又、ＣＰＵおよび記憶ロジックの基本的信頼度テストを
行う品質論理テスト・ルーチン１２４が設けられる。

このように、９つの主な分岐即ちＸＦ、３つのＸＡ，Ｘ
Ｂ，２つのＸＲ，ＸＥ．およびＸＷ分岐の使用を要約す
れば下記の如くである。

ＸＦ分岐はメモリーから命令を取出しこれをＦレジスタ
３６にロードするのに用い、ＸＡ分岐１１３はアドレス
生成と上位命令の実行に、ＸＢ分岐は市販の命令プロセ
サの命令アドレス生成に、ＸＡ分岐１１５は分岐命令ア
ドレス生成に、ＸＡルーチン１１７は非分岐および非上
位命令アドレス生成に、ＸＲ分岐１１７は間接および指
標付けアドレス生成に、ＸＲ分岐１１８はＦレジスタの
復号に基づくオペランドの読出しに、ＸＥ分岐１２０は
各種サフルーチン間の収集および実際のプロセサ命令の
実行に、ＸＷ分岐１２２は命令の実行後オペランドの記
憶が必要な時に使用される。

ファームウエア・ワード制御様式は第４図に示す。

明らかなように、このファームウエア・ワードは１４の
フィールドに分割される。

これ等フィールドの各々は、第１図および第２図および
他の図に示す如くハードウエア・ロジックの異なる部分
を制御する。

フィールドを構成するビットも第４図に示される。

例えば、ＬＳフィールドはファームウエア・ワードのビ
ット１乃至３からなる。

以下はこのような各フィールドおよびその一般的用途の
説明である。

左方選択（ＬＳ）フィールドはファームウエア・ワード
のビット１乃至３からなる。

このフィールドは２つの目的に役立つ。

選択変更（ＳＭ）フィールドと共に、このフィールドは
、ＲＡＭ１３の１６の記憶場所の１つの選択、およびＭ
ＬＵ１２の１６個のレジスタ７０の１つの選択のための
４ビット・アドレスを提供する。

ＬＳフィールドによって行われた選択はＳＭフィールド
による変更操作を受ける。

ＬＳフィールドは読出し操作の間だけ使用される。

ＬＳフィールドが僅かに３ビットの長さであり、４ビッ
トはＲＡＭ１３又はＲＡＬＵ１２のいずれかを完全にア
ドレス指定するために必要であるため、１ビットが生成
されねばならない。

ファームウエア・ワードにはない２つの重みを有するビ
ットが４加重ビット又は１加重ビットのいずれかの存在
から生成される。

右方選択（ＲＳ）フィールドはファームウエア・ワード
のビット５乃至７からなる。

３ビットのみが制御ストアにあって、これにより２加重
ビットがＬＳフィールドにおける如く生成されることを
要求する。

ＲＳフィールドは右方選択人力６２に４ビット・アドレ
スを提供して１つのオペランドをＲＡＬＵ内の右方ラツ
チ８６を転送する。

ＲＳフィールドは読出しおよび書込みの両操作に用いら
れる。

もしデータがレジスタ・ファイル７０に書込まれると、
ＲＳフィールドは新らしいデータがロードされるべき場
所を選択する。

ＲＳフィールドにおける如く、ＳＭフィールドはＲＡＬ
Ｕの右方選択人力６２に送られたアドレスを確認するた
め用いられる。

中央プロセサＰＡＣ（ＣＰ−ＰＩ）フィールド（ビット
０，４、および８）は下記の事柄を確認する。

即ち、ＲＡＬＵ１２のどの部分が内部バス２８におかれ
るか（もしあれば）、ＲＡＭ１３が内部バス２８に転送
されるか、あるいは内部バス２８にその時点で存在する
データがＲＡＭ１３に書込まれるか、である。

ＲＡＬＵの宛先（ＡＤ）フィールド（ビット９乃至１１
）は、ＭＬＵ出力が右方、左方に桁送りされるか、ある
いは全く桁送りが行われないかを判断する。

ＡＤフィールドは又この値がＲＡＭ１３、Ｑレジスタ７
６、又はレジスタ・フイイル７０に書込まれるかどうか
を管理する。

ＲＡＬＵ機能（ＡＦ）フィールド（ビット１２乃至１５
）は、マルチプレクサ８８と９０の出力側の２つのオペ
ランドＪ，Ｋについて行われる操作のタイプを匍脚する
。

内部バス２８又はレジスタ・ファイルの左方ラッテ８４
、又はレジスタ・ファイルの右方ラツチ８６からのデー
タからなるＪオペランドは又はＲＡＬＵのソース・マル
チプレクサにおいて選択される。

１４の異なる論理機能が実施できる（例えば、ＡＤＤ，
ＯＲ，ＡＮＤ等）ＡＰフィールドの最上位ビット（ビッ
ト１２）は加算器９６の入力桁上げを制御する。

ＲＡＬＵソース（ＡＳ）フィールド（ビット１６乃至１
９）は、オペランド（内部バス２８、レジスタ・ファイ
ルの左方ラツチ８４、レジスタ・ファイルの右方ラツチ
８６、又はＱレジスタ７６）のどの対が加算器９６に対
するＪおよびＫ入力として表示されるかを管理する。

ＡＰフィールドの最上位ビツト（ビツト１２）は１つ又
は両方のオペランドを変更して１６ビットの符号付き拡
張された値となる。

プロセサ・クロツク（ＣＫ）の速度制御フィールド（ビ
ット２０および２１）は、例えば１６０，１８０，２０
０又は２８０ナノ秒の間隔で４つの速度の１つでプロセ
サのクロツクを作用させる。

各ファームウエアのステップの持続時間はこれによりＣ
Ｋフィールドによって制御される。

内部バス（ＢＩ）セレクク制御フィールド（ビット２２
乃至２７）は４つの機能を行う。

即ち、ファームウエア定数（９ビットの符号付き拡張）
の生成、どのレジスタ７０が内部バス２８に送られるべ
きかの選択、どの信号が指標レジスタ１６によりサンプ
ルされるかの決定、および外部プロセサとの通信のため
の制御ワードの生成である。

選択変更（ＳＭ）フィールド（ビット２８乃至３０）は
ＬＳおよびＲＳフィールドに等しく影響を及ぼす。

ＳＭフィールド・コードが零である時、ＬＳおよびＲＳ
コードは直接左右のレジスタ・ファイル７０のポートを
アドレス指定する。

ＳＭ７イールド・コード１，２および６は、Ｆレジスタ
３６とＳＥＬレジスタ３７の１：３ビット・グループを
ＲＳおよびＬＳアドレスとＡＮＤさせ、その結果を左右
のレジスタ・ファイル７０のポートに指向する。

ＳＭフィールド・コード３，５，７は、ＲＳおよびＬＳ
アドレスとＡＮＤされて独自のレジスタ・ファイル７０
のアドレスを生成する定数を生じる。

アドレス・バス（ＢＳ）制御フィールド（ビット３１乃
至３５）は３つの機能を行う。

即ち、アドレス・バス・サイクルの開始、メモリー・ア
ドレス（Ｙ）レジスタ２２とプログラム・カウンタ（Ｐ
）レジスタ２０の両方のローデイングと増分の匍獅、お
よびデータがメモリーから要求されるか入出力データが
未だ到着しない時にメモリー要求が満たされる迄ＢＳフ
ィールドによる中央プロセサのクロツクのストールであ
る。

汎用（ＧＰ）マイクロ・オペレーション・フィールド（
ビット３６乃至４１）は合計６４のマイクロ・オペレー
ションを生じる。

この６４のマイクロ・オペレーションは４つのグループ
に分類される。

第１のグループは、ＦＦＳＩＧＮ，ＺＦＲＯおよびその
他のフロツプ５４と共にＸＢレジスタ３２に作用を及ぼ
す。

第２のグループは、Ｆレジスタ３６，ＳＥＬレジスタ３
１ ４１、ならびにＦＦＭＩＳＣ制御フロツプに作用を及ぼ
す。

第３のグループは、ブートストラップおよびアドレス循
環制御（ＦＦＷＲＡＰ）フロツプならびにＳレジスタ１
４，Ｍコレクタ、およびリンクレジスタ５１に作用を及
ぼす。

第４のグループは、匍脚パネル機能のために用いられる
。

テスト条件（ＴＣ）フィールド（ビット４２乃至４７）
は、ファームウエアが分岐できる６４の独自の信号の１
つをサンプルする。

分岐タイプ（ＢＲ）フィールド（ビット４８乃至５１）
は、次のファームウェア・ステップのアドレスを生じる
よう選択されたアドレス・ソースを選択する。

各ファームウェア・ステップはテスト条件を含み、満足
（真）又は不満足（偽）のテスト条件の結果を生じる。

ＢＲフィールドは２つのアドレスを与え、これから真又
は偽の条件が選択されねばならない。

ＢＳフィールドが選択するアドレス・ソースの内、次の
アドレス指定（ＮＡ）フィールド（ビット５３乃至６３
）が制御ストアにおいて符号化されるものとして屡々用
いられ、その２つの最下位ビットは真、即ち値３に等し
い。

匍脚ストア・ワード・ビット５２は使用されずに将来の
使用のため確保される。

以下は、第３図の命令取出しルーチン１１２とアドレス
・ルーチン１１３，１１５，１１６の詳細な説明である
。

第５図（第５Ａ図乃至第５Ｄ図）において、命令取出し
ルーチンはブロック２００と２０２を有する。

第５図の残りのブロックはＸＡルーチンの一部を示す。

第５図に示された各各の矩形ブロックは制御ストア１０
からのファームウエア・ワードに応答して行われる操作
を示す。

判断ボックスは実際には直前の矩形ブロックの一部とし
て含まれるが、理解を容易にするため別個に示した。

ＸＦおよびＸＡルーチンにおいては種種のレジスタが使
用される。

以下はこのようなレジスタの＝般的説明であり、その内
のある論議は便宜のため繰返される。

Ｐレジスタ２０即ちプログラム・カウンタはその時点で
実行中の命苓のアドレスを含む。

プログラム・カウンタ２０の出力は内部バス２８に結合
される。

１つの命令は１つ以上の記憶ワードを占有できるため、
各命令ワードがファームウェアによってメモリーから引
出される時Ｐレジスタは増分され、こうしてＰレジスタ
２０は使用される次の手順ワードを指示し続けさせられ
る。

カウンタ（ＣＴＲ）３３は、もし命令の実行中見出され
たある無効条件の故にトラップが生じるならば、例えば
命令アドレスが存在しない記憶場所を指示するならば、
Ｐレジスタが命令の第１ワードを指示するよう支持でき
るように、現行の命令がいくつの記憶ワードを占有する
かについての追跡を維持するために用いられる。

Ｙレジスタ２２はオペランド・アドレス・レジスタで、
実行中の命令により指示されるオペランドのアドレスを
一時的に保持する。

Ｈレジスタ４１は、１つのワードの左右バイトの交換、
例えば半ワード読出し又は書込み操作において、又第２
のワードが検索されＨレジスタにおける４つの最下位ビ
ットが第２ワードの１６ビットと連結されて２０ビット
・アドレスを形成する迄ＬＡＦアドレスの第１ワードを
一時点に保持するために用いられる。

ＲＡＬＵ１２のレジスタ・ファイル７０に含まれるＥレ
ジスタは作業レジスタで、これはファームウエア操作に
おいてデータ操作のために用いられる。

指標付けされた操作の間、Ｅレジスタは指標値を含む。

又Ｑレジスタ７６もＲＡＬＵ１２に含まれ、２倍長オペ
ランドの桁送りのために提供され、一般に指標付けされ
ないアドレスを含む。

Ｆレジスタ３６は命令レジスタで、メモリーから命令ワ
ードを受取る時これを保持する。

Ｄレジスタはレジスタ・ファイル７０に含まれ、作業レ
ジスタであり、即ちＥレジスタとしてデータを操作する
ために使用される。

ＸＢレジスタ３２は４ビット・レジスタで、プロセサ内
でのビットおよびバイトの指標付けのために使用される
。

このレジスタの出力は、内部バス２８と１６進デコーダ
・ロジック３４に結合される。

他の要素については以下の論述において全般的に記述す
る。

命令取出しルーチン即ちＸＦルーチンについて、メモリ
ーからある手順ワードを受取ると同時に、ブロック２０
０に含まれる操作が行われる。

ブロック２００に示されるように、手順ワードが然るべ
く受取られる迄は操作は一切生じない。

このことはワードＰＳＴＡＬＬにより示される。

手順記憶読出しサイクル開始（ＲＭＲＣＩ）は、命令取
出しルーチン１１２に入る前に命令ルーチン１１０にお
いて行われた。

命令（手順）ワードがいかにしてメモリーから取出され
て手順（Ｐ１およびＰ２）レジスタ２５．２７にゲート
され、又データ（オペランド）ワードがいかにしてメモ
リーから取出されてデータ（ＤＴ）レジスタにゲートさ
れるかの論議については、本文中に参考のため引用され
た１９７８年１月５日出願のＲ．Ａ．リメイ（Ｌｅｍａ
ｙ）等の米国特許出願「多重情報要求を行う機能を有す
るシステム」に見出される。

一たん手順ワードが受取られると、プログラム・カウン
タ即ちＰレジスタ２０が１だけ増分され、カウンタ３３
は１にセットされる。

手順バツファ（ＢＰ）即ちＰ１又はＰ２手順レジスタ２
５又は２７からの手順ワードは次に内部バス（ＢＩ）２
８を経てＲＡＭ１３の場所０（ＲＡＭ０）、Ｆレジスタ
３６（ＳＥＬレジスタ３７を含む）、およびＤレジスタ
にロードされる。

メモリーから受取った命令（手順）ワードは、制御パネ
ルのサービス・ルーチン１３２によって使用されるよう
Ｄレジスタにロードされ、又外部プロセサ・トラップの
場合にトラップ・ルーチン１２６により使用されるよう
にＲＡＭの場所０にロードされる。

第１のフロツプ（ＦＦＩＲＳＴ）は２進数１にセットさ
れる。

ＦＦＩＲＳＴは主としてＸＲルーチンにより使用され、
ＸＲルーチン内でファームウエア・ステップが実行され
る回数を制御する。

ブロック２００で示されるファームウエア操作が完了す
ると、ブロック２０２に入る。

この場合、一般に種々のファームウエア・ワードの実行
間にテストが行われることに留意されたい。

例えば、ブロック２００により示されるファームウエア
操作の完了時に、もし例えば外部トラップ即ち割込みが
ある時この要求はサービスされるならば、ブロック２０
２には入らない。

しかし、手順メモリー読出しサイクル開始（ＰＭＲＣＩ
）に続いてブロツク２０２に入るものとすれば、プログ
ラム・カウンタ２０はアドレス・バス・マルチプレクサ
（ＢＡ）５６を経て内部バス２８とＲＡＭ１３の場所８
（ＲＡＭ８）にロードされる。

次に、内部バスの内容（即ち、プログラム・カウンタ）
は１だけ減分されてＱレジスタ７６におかれる。

このように、ファームウエア・ワード２００，２０２に
よって行われる操作を要約すれば、ファームウエアはメ
モリーからの手順の第１ワードの受取りを待機し、プロ
グラム・カウンタ２０は増分されてデータの次のワード
を指示し、カウンタ（ＣＴＲ）３３は１にセットされて
手順の１ワードが現行命令において取出されたことを表
示し、この命令の第１ワードはＦレジスタ３６におかれ
、ＦＦＩＲＳＴフロツプはＸＲルーチンにより後で使用
されるよう１にセットされ、手順メモリ一読出しサイク
ルが開始されてその結果もしＰ１レジスタ２５とＰ２レ
ジスタ２７の相方が空であれば手順ワードがメモリーか
ら取出され、Ｐレジスタ２０の値はＲＡＭ１３の場所８
におかれ、現行命令の第１ワードのアドレスはＱレジス
タ７６におかれる。

この時、アドレス・ルーチン１１３，１１５，１１６に
入る。

例えば、ブロック２００と２０２によって示されるファ
ームウエア・ワードに関しては、プログラム・カウンタ
２０のアドレスがメモリーの記憶場所１００であるもの
とすれば、ブロック２００内で操作が表示された後、Ｐ
レジスタ２０は場所１０１を表示し、メモリーの場所１
００の内容はＦレジスタ３６、Ｄレジスタ、およびＲＡ
Ｍ１３の場所０におかれる。

ブロック２０２で示されるファームウエア・ワードによ
って行われる操作により、Ｐレジスタの内容は記憶アド
レス１０１を含むＲＡＭ１３の場所８に転送され、Ｐレ
ジスタの内容マイナス１はその時点で実行中の現行命令
の第１ワードのアドレスである記憶アドレス１００を含
むＱレジスタ７６におかれる。

更に第５図に関して、命令取出しルーチン１１２に続い
てアドレス・ルーチン（ＸＡ）１１３，１１５，１１６
に入る。

主としてＦレジスタ３６に含まれる爺令に従って行われ
る異なるタイプのアドレス生成がある。

これに含まれるのは全アドレス指定、基準アドレス指定
、全アドレス指定と基準アドレス指定のいずれかと組合
される指標アドレス指定、基準プラス指標付きプッシュ
・ポップ・アドレス指定である。

指標付きアドレス指定に含まれているのは、クワツド・
ワード、２倍長ワード、バイト又はビットがメモリーに
おいて個個にアドレス指定される方法である。

一般に、指標付きアドレス指定は、均等サイズの要素の
配列内でのデータ又はアドレスの照合が必要な時に使用
される。

間接アドレス指定は、そのアドレスが別の記憶場所に記
憶される１つの場所か、ＬＡＦアドレス指定モードの場
合に２つの場所を照合することが望ましい時に使用され
る。

いわゆる相対アドレス指定とはメモリーのアドレス指定
のためプログラム・カウンタ２０を使用するアドレス指
定であるが、基準アドレス指定はＲＡＬＵ１２のレジス
タ・ファイル７０に含まれる基底レジスタを用いてメモ
リーのアドレス指定を行う。

種々のタイプのアドレス指定およびその組合せについて
は、ハ 社の１９７５年１２月発行の文献「シリーズ６０（レベ
ル６）アセンブリ用語ＧＣＯＳ／ＢＥＳ」（注文＃ＡＳ
１）において更に論議されている。

第５図において、ブロック２０４で始まる経路は全アド
レス指定に関する操作を行い、ブ叱ンク２１４は全アド
レス指定プラス指標付けアドレス指定の開始点を提供し
、ブ田ンク２１６は基準アドレス指定の開始点を、ブロ
ック２１８は基準アドレス指定プラス指標付けアドレス
指定の開始点を、ブロック２２０は基準相対アドレス指
定の開始点を、ブロック２２４はプログラム・カウンタ
相対アドレス指定の開始点を、ブロック２３４は即値ア
ドレス指定の開始点を、ブロック２４２は操作が書込み
を要求する時即値アドレス指定の開始点を、ブロック２
５６はポップ基準アドレス指定の開始点を、ブロック２
６８はプッシュ基準アドレス指定の開始点を、ブロック
２８０は基準アドレス指定プラス指標付けポップ・アド
レス指定の開始点を、ブロック２９０は基準アドレス指
定プラス指標付けプッシュ・アドレス指定の開始点を、
ブロック３００はテータ゛レジスタ゜アドレス指定（オ
ペランドはデータ・レジスタに含まれる）の開始点を、
ブロック３０６は基準レジスタのアドレス指定（オペラ
ンドは基底レジスタに含まれる）の開始点を、ブロック
３０８は正の即値オペランドの開始点を、又ブロック３
１０は負の即値オペランドの開始点を与える。

全アドレス指定又は全アドレス指定プラス指標付けアド
レス指定、およびブロック２０４と２１４で開始する操
作に関しては、このような全アドレス指定は、プログラ
ム・カウンタ２０によりアドレス指定される現在の場所
と関連しないデータ又はアドレスを照合することが望ま
しいような状態に対して使用できる。

これ等のアドレス指定形態によりある記憶場所を直接又
は間接に照合することが可能になる。

このように、ブロック２０４に関しては、次の手順ワー
ドがメモリーから取得できる迄クロツクはストールされ
る。

メモリーから次の命令ワードが使用可能となると、これ
は手順バツファ（ＢＰ）即ちＰ１又はＰ２レジスタ２５
又は２７から取得され、内部バス（ＢＩ）２８、および
Ｈレジスタ４１と、Ｅレジスタ（ＤＯ）と、Ｙレジスタ
２２に与えられる。

次にプログラム・カウンタ２０が１だけ増進され、次に
手順ワードを、本例ではアドレス指定された入力Ｒ１０
２を指示する。

次いでカウンタ３３は１だけ増分されて、２つの手順ワ
ードが現行命令において処理されたことを表示する。

ファームウエア・ワード２０４の完了時に、プロセサが
ＬＡＦモードかＳＡＦモードにあるかどうかを判断する
テストが行われ、もしＳＡＦモードであれば、ファーム
ウエアはＸＲルーチンに分岐して命令オペランドのアド
レスはＹレジスタ２２即ちオペランド・アドレス・レジ
スタに含まれる。

この事例において、もしＳＡＦモードにあれば、Ｙレジ
スタ２２は記憶場所１０１の内容を含み、２０ビットＹ
レジスタの最上位の４ビットは０に等しくなるようセッ
トされる。

もしブロック２０６のアドレス指定モード・テストの結
果がプロセサがＬＡＦアドレス指定モードにあることを
示すなうば、ブロック２０８に入る。

ブロック２０８においては、手順メモリ一読出しサイク
ルが開始されてもしこれが完全に空白であれば手順バツ
ファ（ＢＰ）を再充填し始める。

１６進の定数ＯＦＦＦＯが内部バス２８におかれ、次に
演算論理装置（ＡＬＵ）即ち加算器９６によりＥレジス
タの内容（第５図におけるＢＯ）と加算される。

この加算が行われるとＬＡＦアドレスの第１ワードがＬ
ＡＦアドレスの第１ワードの最上位の１２ビットにおい
て２進数１を含むかどうかをテストする。

ブロック２０８の完了と同時に、フ宅ツク２１０におい
てテストが行われてビット位置１０のキャリー・アウト
があったかどうかを調べる。

ビット位置１０のキャリー・アウトは最後のＬＡＦアド
レスが長さにおいて２０ビットを超えること、従って無
効となりこの結果ファームウエアは不当なアドレスを取
扱うルーチンに分岐することになることを表示する。

もしこのアドレスが有効であれば、ブロック２１２に入
り、手順ワードが使用可能になる迄クロツクがストール
される。

一たんＬＡＦアドレスの第２ワードが得られると、手順
バツファはＨレジスタからの４つの最下位ビットと共に
内部バス２８およびＢＯレジスタ（Ｅ）とＹレジスタ４
１におかれる。

Ｈレジスタの４つの最下位ビットと次の手順ワードの相
方が内部バス２８におかれる結果、ＬＡＦアドレスの第
１ワードの４つの最下位ビットが連続となり、ＬＡＦア
ドレスの第２ワードの１６ビットがＹレジスタ２０とＢ
Ｏレジスタにおかれる２０ビットのＬＡＦアドレス値と
なる。

ブロック２１２は又プログラム・カウンタ２０を１だけ
増分し次の手順ワードを指示し、カウンタ３３を１だけ
増分させて手順の別のワードが現行命令の実行において
使用されたことを表示する。

前述の事例により、ＹレジスタとＢＯレジスタはこの時
点で記憶場所１０１の最下位の４ビットと記憶場所１０
２の１６ビットからなる２０ビット・アドレスを含み、
プログラム・カウンタ２０はこの時記憶場所１０３を指
示し、カウンタ３３は１つの３を保有して３つの手順ワ
ードが現行命令の実行中に使用されたことを示す。

この時ブロック２１２はＸＲルーチンに対する出口とな
る。

前記の如く、全アドレス指定プラス指標付けアドレス指
定のためブロック２１４に入る。

このように、ブロック２１４に関しては、手順メモリー
照合サイクルが開始されてもし空であれば手順バツファ
を再充填する。

３つの指標レジスタ、即ちデータ・レジスタＤ１，Ｄ２
，Ｄ３があることに注目すれば、選択された指標レジス
タ（ＤＸ）の内容は内部バス２８（ＢＩ）を経てＤレジ
スタにロードされる。

内部バス２８のビット１０即ちＢＩ（１０）はＸＲルー
チンによる後の使用のため符号フロツプ（ＦＦＳＩＧＮ
）にロードされ、ＤＸレジスタにおける１６ビットの指
標値を２０ビットの値に拡張する。

この指標値をＸＲルーチンによる使用のためＤレジスタ
に集中させた後、ブロック２１４はブロック２０４に出
口を開き、このブロックは前述の如く全アドレス指定の
生成を行う。

前記事例において要約すれば、もしＲＡＬＵ１２のレジ
スタ・ファイル７０のデータ・レジスタ３（Ｄ３）が命
令において指定された指標レジスタであれば、ブロック
２１４から出ると同時にデータ・レジスタＤ３の内容即
ち指標値はＤレジスタ（Ｄ０）に集中化される。

もし基準アドレス指定が要求されるならば、ブロック２
１６により示されるファームウエア・ワードが実行され
、こうしてレジスタ・ファイル７０の特定の基準レジス
タ（ＢＢ）の内容は内部バス（ＢＩ）２８を経てＹレジ
スタ２２に転送される。

７つの基底レジスタ即ち基底レジスタＢ１乃至ＢＴがあ
ることが判る。

特定の基底レジスタ（ＢＢ）をＹレジスタ２２に集中化
した後、ブロック２１６はＸＲルーチンに出口を開く。

もし基準アドレス指定プラス指標付きアドレス指定が要
求されれば、ブロック２１８で示されるファームウエア
・ワードが実行される。

このように、選択された指標レジスタ（ＤＸ）の内容が
内部バス２８を経てレジスタ・ファイル７０のＤレジス
タにロードされる。

内部バス２８のビット１０即ちＢＩ（１０）はＸＲルー
チンによる後の使用のため符号フロツプ（ＦＦＳＩＧＮ
）にロードされ、ＤＸレジスタの１６ビット指標値を２
０ビットの値に拡張する。

特定の指標値をＸＲルーチンの使用のためＤレジスタに
集中化した後、ブロック２１８はブロック２１６への出
口を開き、このブロックはブロック２１６に関して既に
論述したように基準アドレス指定の生成を行う。

前述の如く、基準相対アドレス指定のためブロック２２
０に入る。

このようにブロック２２０に関しては、メモリーから次
の手順ワードが取得できる迄クロツクはストールされる
。

次の命令ワードがメモリーから取得されると、これは手
順バツファ（ＢＰ）から得られ内部バス（ＢＩ）２８お
よびＥレジスタ（Ｂ０）におかれる。

手順バツファからの１６ビットの値は、４つの最上位ビ
ットに対して４ビットの２進数零を与えることにより２
０ビットの値に拡張される。

次は、プログラム・カウンタ２０は１だけ増分されて次
の手順ワード、本例ではアドレス１０２を指示する。

この時カウンタ３３は１だけ増分されて２つの手順ワー
ドが現行命令において処理されたことを表示する。

内部バス２８のビット１０は、ブロック２２２における
後の使用のため符号フロツプ（ＦＦＳＩＧＮ）にロード
される。

要約すれば、ブロック２２０は命令の第２ワードに含ま
れる変位値（ＢＰ）をＤレジスタに集中化し、第２の手
順ワードを越してカウンタを増分する。

フ宅ツク２２２に入り、選択された基底レジスタ（ＢＢ
）の内容はＡＬＵ（加算器９６）を経てＤ０に含まれる
符号付き拡張された変位値に加算され、その結果は内部
バス（ＢＩ）２８を経てＹレジスタ２２におかれる。

記憶アドレス循環プロップ（ＦＦＷＲＡＰ）は符号フロ
ツプ（ＦＦＳＩＧＮ）の排他的論理和にセットされ、最
下位ビット（０Ｃ）からの桁上げビットは基底レジスタ
の内容に対する変位値の加算から生じる。

後になってＦＦＷＲＡＰフロップを用いて、もし変位置
の基準値への加算により計算されるアドレスがアドレス
の２０ビットを超えるならば、アドレス・トラップを惹
起する。

この時ブロック２２２はＸＲルーチンへの出口となる。

要約すれば、ブロック２２０と２２２は相対値即ち命令
の第２の手順ワードに含まれる変位値をとり、これを特
定の基底レジスタの内容に加算し、その結果をＹレジス
タ２２におく。

前述の如く、ブロック２２４はプログラム・カウンクと
、割込みベクトル相対アドレス指定に対する開始点とな
る。

ブロック２２４は、基準相対アドレス指定のためのブロ
ック２２０に関して本文で述べたように、プログラム・
カウンタの相対アドレス指定のための同じ機能を与える
。

即ち、ブロック２２４は変位値をＤレジスタに集中化し
、その内容を第２の手順ワードを超えて増分する。

ヌ、ブロック２２４によって行われる操作の一部は、割
込みベクトル相対アドレス指定がブロック２２６で示さ
れる如く必要かどうかの決定である。

もし割込みベクトル相対アドレス指定がレジスタ３６に
おける命令の検査により表示される如く必要とされなけ
れば、プログラム・カウンタの相対アドレス指定ブロッ
ク２２８に入る。

このブロック２２８は、基準相対アドレス指定のためブ
ロック２２２により行われる如きプログラム・カウンク
の相対アドレス指定のための同様な機能を行う。

即ち、ブロック２２８においては、Ｄレジスタに含まれ
る変位値はＱレジスタ７６に含まれるプログラム・カウ
ンタの値に加算され、その結果は内部バス２８を経てＹ
レジスク２２におかれる。

プログラム・カウンタのこの値は命令取出し（ＸＦ）ル
ーチンに関して既に述べたフ宅ツク２０２のファームウ
エア・ステップによりＱレジスタにおかれたことが判る
。

ブロック２２８はヌ、ブロック２２２に関して論述した
ようにアドレス循環フロツプ（ＦＦＷＲＡＰ）をセット
する。

次にブロック２２８はＸＲルーチンへの出口となる。

ブロック２２８から出ると同時に、プログラム・カウン
タの相対アドレスはＹレジスタ２２に含まれる。

もし割込みベクトル相対アドレス指定がＦレジスク３６
における命令の検査即ち判断ブロック２２６で示される
ように行われると、ブロック２３０に入る。

このフ宅ツク２３０は実際には５乃至７の別個のファー
ムウエア・ステップであり、これは割込みベクトル・ア
ドレスのＱレジスク７６への設定を惹起する。

この個々のファームウエア・ステップは本発明のシステ
ムに関するものではなく、従って図示しない。

割込みベクトル・アドレスがＱレジスタ７６におかれた
後、ブロック２３２のファームウエア・ステップが行わ
れる。

ブロック２３２によって行われる操作は、ン宅ツク２３
２のＱレジスクが命令の第２のワードに含まれる変位値
が加算されてＹレジスク２２におかれる割込みベクトル
相対アドレスを形成する割込みベクトル相対アドレスを
含む点だけを異にして、本文で述べた如くプログラム・
カウンタの相対アドレス指定のためブロック２２８によ
って行われるものと同一である。

ＦＦＷＲＡＰフロツプも又これがＸＲルーチンへの出口
となる前にブロック２３２にセットされる。

要約すれば、ブロック２２４および後続のブロックによ
り行われる操作は、変位値をＤレジスタに集中化して次
にこれをプログラム・カウンタ又は割込みベクトル・ア
ドレスのいずれかに加算し、その結果をＸＲルーチンに
より後で使用するためＹレジスタに入れる。

前述の如く、ブロック２３４は即時アドレス指定のため
の開始点となり、フ宅ツク２４２は操作がメモリーへの
書込みを必要とする時即値アドレス指定のための開始点
となる。

即値アドレス指定モードにおいては、全アドレス指定モ
ードの場合のオペランドのアドレスとは反対に、オペラ
ンド自体が命令内に含まれている。

このように、即値アドレス指定が行われると命令取出し
（ＸＦ）ルーチンからブロック２３４に入る。

ブロック２３４は、次の点を除いてブロック２２０と２
２４に関して既に本文中に述べたと同じ機能を行う。

即ち、ブロック２３４においては、Ｄレジスク（ＤＯ）
への設置に加えて手順ワードは又内部バス２８を経てＨ
レジスタ４１におかわる。

即値アドレス指定の場合には、手順バツファ（ＢＰ）か
ら得た手順ワードはオペランド自体である。

フ宅ツク２３４においては、プログラム・カウンタ２０
とカウンタ３３は１だけ増分されて、命令における第２
の手順ワードを通り過ぎる。

又符号フロツプ（ＦＦＳＩＧＮ）もこのオペランドの符
号を含むようセットされる。

前述の如く、ファームウエア・ワードブロックに続く判
断ブロックはこのようなファームウエア・ワード・ブロ
ックの一部であり、この場合、即値オペランドが単一ワ
ードであるかどうかの質疑がブロック２３６で示される
如くブロック２３４においてなされる。

もし即値オペランドが単一ワードであれば、ブロック２
３４は実行（ＸＥ）ルーチン１２０への出口となり、レ
ジスタ・ファイル７０のＤレジスタとＨレジスタ４１に
は１つのワード・オペランドが存在する。

このオペランドが１ワード・オペランドかどうかの決定
はＦレジスタ３６の内容の検査により行われる。

もし即値オペランドが単一ワード・オペランドでなけれ
ば、ブロック２３Ｂのファームウエア操作が行われる。

ブロック２３８のファームウエア操作は、２０ビットの
値を内部バス２８とレジスタ・ファイル７０のＤレジス
タに入れる。

この２０ビットの値は零にセットされる４つの最上位ビ
ット（ビット０Ｃ乃至０Ｆ）からなり、左方のバイト（
ビット１０乃至１７）はＨレジスクの最上位ビットを含
み、右方のバイト（ビット１８乃至１Ｆ）はＨレジスタ
の左方バイトを含んでいる。

この結果、Ｄレジスタは命令の第２の手順ワードに含ま
れる左方のバイトの符号付き拡張された値を含むことに
なる。

ブロツク２３８も又符号フロツプ（ＦＦＳＩＧＮ）をこ
れも又左方バイトの符号であるＨレジスタの符号にセッ
トする。

ブロック２３８のファームウエア操作も又ブロック２４
０で示されるテストを行い、即値オペランドがＦレジス
タ３６の内容を検査することにより半ワードの即値オペ
ランドであるかどうかを決定する。

もし則値オペランドが半ワード・オペランドであれば、
ブロック２３８は実行（ＸＥ）ルーチン１２０への出口
となって操作を行う。

もし即時オペランドが半ワード・オペランドでなければ
、２倍長ワード又はクワツドワードの即値オペランドに
対する場合のように、ブロック２３８はフ狛ツク２４４
への出口となる。

要約すれば、ブロック２３４と２３８は即時１ワード又
は半ワード・オペランドに必要な操作を行って、Ｄレジ
スタにおけるオペランドと共にＸＥルーチンへの出口と
なる。

書込み操作を含む即値オペランドの場合に対してはブロ
ック２４２に入る。

ブロック２４２は、手順ワードが手順バツファ即ちＰ１
レジスタ２５又はＰ２レジスタ２７において暇得可能に
なる迄プロセサをストールする。

この時ブロック２４２はＰレジスタ２０１だけ増分して
、この操作の結果が書込まれ次いでカウンタ３３を１だ
け増分して２つの手順ワードが現行命令の処理において
用いられたことを表示する場所に関して進行する。

この時ブロック２４２はブロック２４４への出口となり
、このブロックは又ブロック２４０から入り、２倍長ワ
ードおよびクワツド・ワードの即値オペランドの処理を
続行する。

次にブロック２４４はＡＬＵ（加算器９６）を用いてＱ
レジスク７６の内容を１だけ増分し、内部バス２８を介
してその結果をＹレジスタ２２に入れる。

ブロック２４４に入ると同時に、ＱレジスタはＸＦルー
チンのブロック２０２におかれたプログラム・カウンタ
の値、即ちその時実行中の命令の第１ワードの記憶アド
レスを含む。

ブロック２４４におけるＱレジスタの内容が１だけ増分
した結果Ｙレジスタは命令に含まれる則値オペランドの
第１ワードの記憶アドレスである命令の第２ワードの記
憶アドレスを含み、本例の場合には、Ｙレジスタはブロ
ック２４４のファームウエア操作の完了と同時に記憶ア
ドレス１０１を含むことになる。

ブロック２４４に示されるテストはブロック２４４のフ
ァームウエア操作の一部として行われ、このオペランド
が半ワード又は完全ワードの即時オペランドであるかど
うかをテストする。

もしオペランドが半ワードの即時オペランドか完全ワー
ドの即値オペランドであれば、フ宅ツク２４４はＸＲル
ーチン１１７への出口となる。

ブロック２４６のテストは、Ｆレジスタ３６に含まれる
命令の検査によって行われる。

もしこの命令がオペランドが２倍長ワード又はクワツド
・ワードの即値オベランドを含むことを表示すれば、ン
宅ツク２４８に入る。

ブロック２４８はプログラム・カウンタ２０を１だけ増
分してオペランドの第２ワードを超えて進行し、カウン
タ３３を１だけ増分して３つの手順ワードが現行命令の
実行に使用されたことを表示する。

ブロック２５０により示されるテストも又ブロツク２４
８のファームウエア操作の一部として行われる。

ブロック２４８は、操作が２倍長ワード又はクワツド・
ワードの即値オペランドを含むかどうかを調べるために
テストする。

もし即値オペランドが２倍長ワード・オペランドであれ
ば、フ宅ツク２４８はＸＲルーチンに対する出口となる
。

もし命令がクワツド・ワードの即値オペランドを含むな
らば、フ宅ツク２４８はブロック２５２への出口となり
、このブロックはブロック２５４と関連してプログラム
・カウンタをオペランドの第３および第４ワードを越し
て増分し、カウンタ３３を２だけ増分して手順の５ワー
ドが現行命令の実行中に使用されたことを示す。

ブロック２５４の完了と同時に、ファームウエアはＸＲ
ルーチンへの出口となる。

要約すれば、ブロック２３４とブロック２４２で始まる
ファームウエア操作は即値オペランドを提供する。

半ワード又は１ワードの即値オペランドの場合には、フ
ァームウエアはこのオペランドをＤレジスタにおき、実
行（ＸＥ）ルーチンへの出口となる。

更にこの事例において、即値オペランドのアドレス指定
の場合には、ＸＲルーチンへ出ると同時にＹレジスタは
即時オペランドの第１ワードの記憶アドレス即ち記憶ア
ドレス１０１を含み、半ワード又は１ワードの即値オペ
ランドの場合にはＰレジスタ２０は記憶アドレス１０２
を含み、カウンタ３３は値２を含んで２つの手順ワード
が使用されたことを示し、２倍長ワードの即値オペラン
ドの場合にはＰレジスクは記憶アドレス１０３を含み、
カウンタは値３を含み、クワツド・ワードの即値オペラ
ンドの場合はＰレジスタ２０は記憶アドレス１０５を含
みカウンタ３３は値５を含んで手順の５ワードが即値オ
ペランド命令の実行中に使用されたことを示す。

前述の如く、ブロック２５６はポップ基準アドレス指定
の開始点となる。

ポップ基準アドレス指定はオペランド・アドレスとして
使用される特定の基底レジスタを提供しこの基底レジス
タ（ＢＢ）はオペランド・アドレスが命令で使用された
後オペランドを超えて増分される。

このようにブロック２５６は内部バス（ＢＩ）２８を経
てＹレジスク２２にロードされる基底レジスタ（ＢＢ）
を提供する。

この基底レジスタの内容も又１だけ増分されて再びこの
基底レジスタに戻される。

ブロック２５６のファームウエア操作の一部として、ブ
ロック２５８に示されるテストはオペランドが半ワード
又は完全ワードのオペランドであるかをテストするため
行われる。

このテストはＦレジスタ３６の命令を検査することによ
り行われる。

ブロック２５６は、このオペランドが半ワード又は１ワ
ードのオペランドであればＸＲルーチンへの出口となる
。

２倍長ワード又はクワツド・ワード・オペランドの場合
は、ブロック２５６はブロック２６０への出口となり、
これが再び特定の基底レジスタを１だけ増分してオペラ
ンドが２倍長ワードからクワツド・ワード・オペランド
かをテストする。

もしオペランドがクワツド・ワード・オペランドでない
、即ち２倍長ワード・オペランドであれば、ブロック２
６０はＸＲルーチンへの出口となる。

クワツド・ワード・オペランドの場合には、ブロック２
６０はブロック２６４への出口となり、ブロック２６６
と関連してＸＲルーチンへの出口となる前に特定の基底
レジスタを２だけ増分する。

要約すれば、ブロック２５６の開始点により行われるポ
ップ基準アドレス指定の結果はＸＲルーチンへの出口と
ない、Ｙレジスタハ特定の基底レジスタ（ＢＢ）に最初
から含まれたオペランドの肥憶アドレスを含み、この基
底レジスタはオペランドを超えて即ち半ワードおよび１
ワード・オペランドに対しては１だけ増分され、２倍長
ワード・オペランドには２だけ、クワツド・ワード・オ
ペランドに対しては４だけ増分される。

更に本例においては、もし基底レジスタ５（Ｂ５）がＦ
レジスタ３６に含まれる命令の特定の基底レジスクであ
り、又もしブロック２５６へのエントリと同時にＢ５が
記憶アドレス１０００を含むならば、ポップ基準アドレ
ス指定ファームウエアがＸＲルーチンに出ると同時に、
Ｙレジスタは記憶アドレス１０００を含み、Ｂ５はオペ
ランドが半ワード・オペランドか１ワード・オペランド
か、２倍長ワード・オペランドか、あるいはクワツド・
ワード・オペランドであるかに従って、１００Ｌ１００
２、又は１００４を含む。

フ宅ツク２６８は、ポップ基準アドレス指定の逆のアド
レス指定モードであるプッシュ基準アドレス指定のため
の開始点となり、即ち特定の基底レジスタは命令オペラ
ンドを指示するため使用される前に予め減分される。

ブロック２６８は、ＡＬＵ（加算器９６）を介して１だ
け減分されるべき特定の基底レジスク（ＢＢ）を提供し
、又内部バス２８およびＹレジスタ２２へおかれる減分
された値を提供する。

ブロック２７０により示されるテストはブロック２６８
のファームウエア操作の一部として行われる。

もしオペランドが半ワード又は１ワードのオペランドで
あるならば、ブロック２６８はＸＲルーチンへの出口と
なり、Ｙレジスタはオペランド・アドレスを含み、特定
の基底レジスタは１だけ減分される。

もしオペランドが２倍長ワード又はクワッド・ワード・
オペランドであるならば、ブロック２６８はブロック２
７２への出口となり、これが再び特定の基底レジスタを
減分し、その結果を特定の基底レジスタおよびＹレジス
タ２２に与えられる。

ブロック２７４によって表示されるクヮッド・ワード・
オペランド・テストはブロック２７２のファームウエア
操作の一部として実施される。

ブロック２７２は、もしオペランドが２倍長ワード・オ
ペランドであれば、ＸＲルーチンへの出口となる。

もしオペランドがクワツド・ワード・オペランドであれ
ば、ブロック２７６と２７８のファームウエア操作が行
われ、これにより更に特定の基底レジスタを２たけ減分
し、その結果をＹレジスタ２２に入れる。

要求すれば、ブロック２６８において開始されたファー
ムウエア操作は、オペランドにおけるワード数だけ減分
される特定の基底レジスタおよび最後の減分された特定
の基底レジスタの値にセットされるべきＹレジスタを提
供する。

更に本事例において、もし基底レジスタ５（Ｂ５）が特
定の基底レジスタであり、Ｂ５レジスクが記憶アドレス
１０００を含むならば、ＸＲルーチンへ出ると同時にレ
ジスク・ファイル７０のＢ５レジスタとＹレジスタ２２
は、オペランドがそれぞれ半ワード又は１ワード、２倍
長ワード又はクワツド・ワードのオペランドであるかど
うかに従って、値９９９，９９８、又は９９６を含む。

ＸＡルーチンは又、基底レジスタの指標付けさわたプッ
シュ・ポップ・アドレス指定の能力を提供する。

指標付けられた基準相対プッシュ・アドレス指定に対し
ては、特定の指標レジスクの内容の１だけの減分が生じ
、従って使用されるべきデータの有効アドレスの計算が
生じる。

指標付けされた基準相対ポップ・アドレス指定に対して
は、操作において使用されるべき記憶場所又はデータの
有効アドレスの計算が行われる。

このような有効アドレスの計算の後、アドレス・レジス
クの内容は１だけ増分される。

プッシュ・アドレス指定とポップ・アドレス指定間の相
違はＳＥＬレジスタ３７のビット１により決定される。

もしこれが指標付けポップ操作であれば、フ宅ツク２８
０に入り、これにより表示されるファームウエアによっ
て行われる操作が実行される。

もしこれが指標付けされたプッシュ操作であれば、ブロ
ツク２９０に入り、これにより表示されるファームウエ
アによって行われる操作が実行される。

このように基準指標付けされたポップ操作に対しては、
選択された指標レジスタ（ＤＸ）の内容がレジスク・フ
ァイル７０のＤレジスクおよび内部バス（ＢＩ）２８に
転送される。

符号フロツプ（ＦＦＳＩＧＮ）も又特定の指標レジスク
の符号（最上位ビット）を表示するようにセットされる
。

もし他方においてこれが基準プラス指標付けプッシュ操
作であればフ宅ツク２９０に入り、選択された指標レジ
スタ（ＤＸ）の内容はＡＬＵ（加算器９６）により１だ
け減分され、その結果はレジスタ・ファイル７０のＤレ
ジスクと内部バス２８に与えられる。

ブロック２８２と２９２により表示されるテストはそれ
ぞれブロック２８０と２９０のファームウエア操作の一
部として実施される。

アドレス指定が完全ワードに対するものであるかどうか
に関してブロック２８２と２９２において示される如く
決定が行われる。

もしそうならば、ブロック２８４に入る。

もしそうでなければ、バイト又はビットのアドレス指定
に対してブロック２９４に入る。

もし完全ワードをアドレス指定するならばブロック２８
４に入り、特定の基底レジスタの内容が特定の指標レジ
スタの内容（この時Ｄレジスクに含まれる）に加算され
，ＡＬＵにより加算されて内部バス２８を経てＹレジス
タ２２に転送される。

３ビットの特定の基底レジスク番号が基底レジスタの指
標付けされたプッシュ・ポップ・アドレス指定において
指定されることができる僅かに基底レジスタ１，２，３
（Ｂ１，Ｂ２，Ｂ３）における結果で３とＡＮＤされる
ことに留意され度い。

又、１６ビットの指標レジスタ値が２０ビットの基底レ
ジスタ値に加算される前に符号付き拡張されることが判
る。

前述の如く、ＦＦＷＲＡＰフロツプはＦＦＳＩＧＮの排
他的論理和にセットされ、２０ビットを超える無効アド
レスの検出において後で使用されるためＡＬＵのキャリ
ー・アウトにセットされる。

もしアドレス指定がバイト又はビットに対するものであ
れば、ブロック２９４に入り、特定の基底レジスタの内
容はＥレジスタ（Ｂ０）に転送される。

ブロック２８４における如く、ブロツク２９４において
は特定の基底レジスク番号は基底レジスタＢ１，Ｂ２又
はＢ３が基底レジスクの指標付けされたプッシュ・ポッ
プ・アドレス指定において使用できるように３とＡＮＤ
される。

ブロック２８４と２９４のファームウエア操作の一部と
して、ブロック２８６と２９６に表示されるテストがそ
れぞれ行われる。

直接および間接のアドレス指定間の相違は、ＳＥＬレジ
スタ３７のビット１により指定される。

もし間接アドレス指定が行われゝばブロック２８８に入
り、直接アドレス指定が行われ５ばブロック２９８に入
る。

もし間接アドレス指定が行われるとブロック２８８に入
り、特定の指標レジスクの内容は１だけ増分され、１６
進定数０ＸＸＸ０は内部バス２８におかれ、４つの最下
位ビットがＳＥＬレジスタ３７に転送される。

内部バス２８の４つの最下位ビット即ちビット１Ｃ乃至
１Ｆの転送は有効に４ビットのＳＥＬレジスタをクリア
する。

ＳＥＬレジスタのビット１は間接アドレス指定ビットで
あり、ＳＥＬレジスタのビット２乃至４は基底レジスク
番号を表示する。

もし直接アドレス指定が行われＸばブロック２９８に入
り、特定の指標レジスタの内容は１だけ減分される。

ブロック２８８における如く、１６進定数０ＸＸＸ０を
バスおよびＳＥＬレジスク３７におくことによりブロッ
ク２９８は４ビットのＳＥＬレジスタをクリアする。

ブロック２８８と２９８はＸＲルーチンへの出口となる
。

要約すれば、基底レジスタの指標プッシュ・ポップ・ア
ドレス指定に対しては、ブロック２８０と２９０は特定
の指標レジスタの内容をレジスタ・ファイル７０のＤレ
ジスクに集中化し、もし完全ワード・アドレス指定なら
ばフ宅ツク２８４における基準値に指標値を加算し、あ
るいはもしバイト又はビット・アドレス指定ならば基底
レジスタをＥレジスタ（Ｂ０）に集中化する。

この時ブロック２８８は間接アドレス指定の場合に指標
値を増分し、ブロツク２９８は直接アドレス指定の場合
に指標値を減分し、両ブロツクはその後ＸＲルーチンに
対して出口となる。

前記の如く、フ宅ツク３００はデータ・レジスタ・アド
レス指定に対する開始点となり、即ちオペランドはデー
タ・レジスクに含まれる。

ブロック３００に入り、指定されたデータ・レジスタ（
ＤＢ）はＡＬＵ（加算器９６）を介してレジスタ・ファ
イル７０のＤレジスク（Ｄ０）に転送される。

指定されたデータ・レジスタの内容は又内部バス２８を
介してＨレジスタ４１に転送される。

又ＦＦＳＩＧＮフロツプも指定されたデータ・レジスタ
の最上位ビットにセットされる。

ブロック３０２で示されるテストはブロック３００のフ
ァームウエア操作の一部として実施される。

もし操作がＦレジスタ３６における命令ビットの検査に
よって表示される如く半ワード操作であれば、ブロック
３０４に入る。

もし命令が１ワード・オペランド命令であれば、ブロッ
ク３００は実行ルーチン（ＸＥ）１２０への出口となる
。

半ワード操作に対してはブロック３０４に入り、Ｈレジ
スタは内部バス２８およびＤレジスタヘＨレジスクの右
方バイトをおくことによりＨレジスタの右方バイトに含
まれる半ワード・オペランドを符号付き拡張するために
使用される。

ＦＦＳＩＧＮフロツプも又、この時右方バイトの最上位
ビットである内部バスのビット１０の状況を表示するよ
うにセットされる。

要約すれば、ブロック３００と３０４の機能は指定され
たデータ・レジスタにおけるオペランドをＤレジスタに
集中化すること、およびＦＦＳＩＧＮフロツプを、ＸＥ
ルーチン１２０への出口となる前に１ワード又は半ワー
ドのオペランドの符号にセットすることである。

ブロック３０６は基底レジスタのアドレス指定に対する
開始点となり、即ちオペランドは指定された基底レジス
クに含まれる。

ブロック３０６に入り、指定された基底レジスタ（ＢＢ
）の内容はＤレジスタに転送されて内部バス２８におか
れる。

２０ビットの基準値の符号も又ＦＦＳＩＧＨに転送され
る。

要約すれば、ブロツク３０６は指定された基底レジスタ
の値をＤレジスタに集中化し、ＸＥルーチン１２０への
出口となる前にフロツプＦＦＳＩＧＮをセットする。

前述の如く、ブロック３０８は正の即値オペランドに対
する開始点となる。

ブロック３０８においては、１６進数０００ＦＦは内部
バス２８におかれる。

ＡＬＵは内部バスおよびＤレジスタの内容の論理積ＡＮ
Ｄを実施し、その結果をＤレジスタに再び入れる。

ＦＦＳＩＧＮフロツプも又零にセットされ、即ち正の値
を表示する。

ブロック３０８へのエントリと同時に、Ｄレジスタは、
命令取出し（ＸＦ）ルーチンのブロック２００によって
おかれたように命令の第１ワードを含む。

このように、要約すれば、ブロック３０８は右方バイト
即ち正の即値零乃至１２７を、実行ルーチンに出る前に
レジスタ・ファイル７０のＤレジスタに集中化する。

ブロック３１０は負の即値オペランドに対する開始点と
なる。

ブロック３１０に入り、１６進定数０ＦＦ００が内部バ
ス２８におかれる。

この時演算論理装置はＤレジスタの内容の論理和を実施
し、内部バス２８はその結果をＤレジスタにおく。

この時ＦＦＳＩＧＮフロツプは１にセットされ、負の（
直を表示する。

要約すれば、ブロック３１０は、Ｄレジスタの左方バイ
ト（ビット位置１０乃至ＩＦ）に対する命令の右方バイ
トに含まれる負の即値の符号付き拡張を行い、実行（Ｘ
Ｅ）ルーチン１２０に入る前にフロツプＦＦＳＩＧＮの
負の１へのセットヲ行う。

他のタイプのアドレス・サブルーチンも又システムにお
いて与えらわるが、このサブルーチンは本発明のシステ
ムとは関連しない。

次に第６図（第６Ａ図乃至第６Ｉ）図）において、更に
詳細に間接指標およひオペランド取出（ＸＲ）ルーチン
１１７，１１８の関連部分について論述する。

ＸＲルーチンに入ると、例えばＳＥＬレジスタ３７の内
容のＯＰコードに従ってその種々のサブルーチンが実施
できる。

例えば、もしＳＥＬレジスタのビット１、即ち間接アド
レス指定ビットが２進数１にセットされると、ブロック
４００に入りこれにより表示されるファームウエア操作
が実行される。

データ記憶読出しサイクル開始（ＤＭＲＣＩ）が実施さ
れ、これを行う際オペランドの指標付けされないアドレ
スを含むＹレジスタ２２は外部バス（ＢＡ）のアドレス
回線に転送される。

ＹレジスタはＸＡルーチンのファームウエア操作により
オペランドの間接アドレスを含むようセットされたこと
が判る。

この時、ブロック４００は１６進定数０ＸＸＸ０を内部
バス２８を介してＨレジスタにおく。

ＳＥＬレジスタ３７は又、前述の１６進定数の４つの最
下位ビットの４ビットのＳＥＬレジスタへの転送により
クリアされる。

第１のフロツプ（ＦＦＩＲＳＴ）も又２進数１にセツト
される。

ＸＲサブルーチンへのエントリはＦＦＩＲＳＴフロツプ
を２進数零にクリアすることが判る。

従って、ブロック４００は再びＦＦＩＲＳＴフロツプを
２進数１にセットし、その結果ブロック４１４，４２２
、又は４２４において始まるＸＲ指標サブルーチンの１
つが後で入れることができる。

ＸＦルーチンにおいて前に述べたように、ＦＦＩＲＳＴ
フロツプはブロック４００のファームウエア操作により
２進数１にセットされる。

ブロック４０２によって示されるテストはブロック４０
０のファームウエア操作の一部として実施される。

もしプロセサがＬＡＦ（長アドレス様式）のアドレス指
定モードで操作するならば、ブロック４０４に入る。

ブロック４０４へ入ると、先行のＤＭＲＣＩにより要求
されるデータ・ワードがデータ・バッファ（ＢＤ）即ち
ＤＴレジスタ２３において聖得可能となる迄プロセサの
クロツクはストールされる。

ブロック４０４のＤＳＴＡＬＬが終ると、ＬＡＦアドレ
ス（ＢＤ）の第１のワードが内部バス２８を介してＨレ
ジスクに転送される。

間接ＬＡＦアドレスの第１ワードも又、ＡＬＵを介して
レジスタ・ファイル７０のＥレジスタ（ＢＯ）に転送さ
れる。

間接ＬＡＦアドレスの第１のワードに対するポインタを
含むＹレジスタは１だけ増分されて間接ＬＡＦアドレス
の第２のワードを指示する。

ブロック４０４はブロック４０６へ出て、このブロック
はデータ記憶読出しサイクル開始を実施して間接ＬＡＦ
アドレスの第２のワードの読出しを開始する。

１６進定数０ＦＦＦ０は内部バス２８に入れられ、その
時点でＥレジスク（ＢＯ）にある間接ＬＡＦアドレスの
第１のワードに加算される。

フ節ツク４０８により表示されるテストはブロック４０
６のファームウェア操作の一部として実施される。

もし定数のＬＡＦアドレスの第１ワードへの加算の結果
として桁上げがビット位置１０から生じると、無効アド
レスが指定され、ファームウエアは不当なアドレスを聖
扱うルーチンへ出る。

もし桁上げがなければ、ブロック４０６はブロック４１
０に出て、これが間接ＬＡＦアドレスの第２ワードが取
得可能となる迄データ・ストールを行う（ＤＳＴＡＬＬ
）。

この第２ワードがデータ・バツファ（ＤＢ）において取
得可能となる時、間接ＬＡＦアドレスの第１ワードの４
つの最下位ビットと共に内部バス２８におかれ、これに
よりつなげられて２０ビットのＬＡＦアドレスを形成し
、これがＹレジスタ２２に転送される。

この時ブロック４１０は別のＸＲルーチンへ出る。

一般に、ＸＲルーチンに再び入ると、指標付け操作か通
常の読出し操作が生じる。

ブロック４００に戻ると、もしプロセサがＳＡＦ（短ア
ドレス指定様式）のアドレス指定モードで操作するなら
ば、ブロック４００はブロック４１２への出口となる。

ブロック４１２に入ると、１ワードのＳＡＦ間接アドレ
スがデータ・バソファ（ＢＤ）において取得可能となる
迄プロセサはクロックをストールする（ＤＳＴＡＬＬ）
。

ＳＡＦ間接アドレスが取得可能となると、ブロック４１
２はこれを内部バス２８（ＢＩ）を介してＹレジスタ２
２におき、２０ビットのＹレジスタの最上位の４ビット
を零にセットする。

ブロック４１２はこの時出口となり、再びＸＲルーチン
に入る。

要約すれば、ブロック４００において開始する間接ＸＲ
ルーチンはメモリーから間接アドレスを読出し、これを
Ｙレジスタ２２におく。

ＬＡＦアドレス指定の場合には、２ワードのデータがメ
モリーから読出されて、第１ワードの４つの最下位ビッ
トと第２ワードの１６ビットを連結することにより２０
ビットのアドレスが形成される。

第１ワードの最下位ビットは２０ビットのＬＡＦアドレ
スの最上位ビットである。

ＳＡＦモードにある間、単ワードはメモリーから読出さ
れてＹレジスクにおかれ、２０ビットのＹレジスタの４
つの最上位ビットは零に等しくなるようにセットされる
。

ブロック４０２により示されるテストはハードウエア制
御フロップ５４の１つであるＦＦＬＡＦフロツプの状況
をテストすることが判る。

ブロック４１０又は４１２からのＸＲルーチンの再エン
トリと同時に、間接アドレス・ビット即ちＳＥＬレジス
タ３７のビット１がリセットされ、その結果ブロック４
００において開始する間接ルーチンが再びエン もしクツツド又は２倍長ワード指柳付けが指定され、又
ＦＦＩＲＳＴフロツプが２進数１であれば、ブロック４
１４に入る。

ブロック４１４は、Ｄレジスク（ＤＯ）の１ビット位置
における符号付き拡張された指標値を左方に桁送りする
ことにより指標値を２倍にし、その結果を再びレジスタ
・ファイル７０のＤレジスタに戻す。

ブロック４１６によって示されるテストは、ブロック４
１４のフアームウエア操作の一部として実施される。

もしクワツド・ワード・オペランドがアドレス指定され
るならば、ブロック４１８に入り指標値は再びその値を
それ自体に加算することによって２倍になり、その結果
を再びＤレジスタに戻す。

もし２倍長ワード・オペランドがアドレス指定されるな
らば、ブロック４１４はブロック４２０への出口となる
。

次にブロック４２０は、加算器９６を用いて４倍又は２
倍の指定された指標値を指定された基底レジスク（ＢＢ
）の内容に加算し、その結果を内部バス２８を介してＹ
レジスタ２２におく。

ＦＦＷＲＡＰフロツプも又セットされて、２０ビットを
越える無効アドレスが形成されたかどうかを表示する。

次にブロック４２０は再びＸＲルーチンに入る。

要約すれば、ブロック４１４で開始するファームウエア
操作は、前のＸＡルーチンによりＤレジスタに集中化さ
れた指標値を２倍化又は４倍化し、次いでこの指標値を
指定された基底レジスタの内容に加算してＹレジスク２
２に最後の有効アドレスを残す。

ワード・オペランドに対す，る指標付けが指定されるか
、ＦＦＩＲＳＴフロツプが２進数１であれば、ブロック
４２２に入る。

ブロック４２２は、Ｄレジスタに見出される指定された
指標レジスクの符号付き拡張値を加算器９６を介して指
定された基底レジスタの内容に加算し、２０ビットの加
算結果を内部バス２８を介してＹレジスタ２２におき、
又ＦＦＷＲＡＰフロツプをセットしてＸＲルーチンから
出て再びこれに入る前に可能な無効アドレスを表示する
。

要約すれば、ブロック４２２は、指標値を基準値に加算
することによって最終有効アドレスを計算し、その結果
をＹレジスク２２におく。

もしバイト又はビットオペランドに対する指標付けが指
定され、又ＦＦＩＲＳＴフロツプが２進数１であれば、
ブロック４２４に入る。

ブロック４２４はＤレジスタにおける指標値を内部バス
２８におき、ＲＡＬＵ１２の桁送りロジック８０を用い
て指標値を１ビット位置だけ右方に桁送りを行い、ビッ
ト位置１Ｆから桁送りされたビットをＸＢレジスタ３２
におき、桁送りされた指標値を再びＤレジスタに戻す。

ブロック４２６により示されるテストも又ブロツク４２
４のファームウエア操作の一部として行ワレる。

もしアドレス指定が半ワード・オペランド即ちバイトに
対するものであれば、ブロック４２４はブロック４３４
への出口となる。

もしアドレス指定が１ビットに対するものであれば、ブ
ロック４２４からブロック４２８に行き、これがブロツ
ク４２４に関して既に述べたと同じ操作、即ち指標値を
１ビット位置だけ右方の桁送りを行う。

ブロック４３０と４３２は、同様にこの指標値をブロッ
ク４３４へ出る前に更に２位置だけ右方に桁送りする。

ブロック４３４においては、Ｄレジスタに含まれる桁送
りされた指標値は符号付き拡張され、加算器Ｓ６を介し
て指定された基底レジスクの内容に加算され、内部バス
２８を介してＹレジスタ２２におかれる。

又、ＦＰＷＲＡＰフロツプもセットされて可能な無効ア
ドレスを表示する。

要約すれば、もし指標付けがバイト又はビット・レベル
に対するものであれば、ブロック４２４において開始す
るファームウエア操作はこの指標値を１位置ヌは４位置
だけ右方に桁送りして、その結果桁送りされた指標値は
ワード・レベルに位置合せされ、この桁送りされた値は
次に指定された基底レジスクの内容に加算されて最終有
効アドレスを形成し、その結果はＹレジスクに記憶され
る。

ＸＢレジスタも又セットされて、バイト又はビットのア
ドレス指定において後で使用するため指標値から桁送り
された１ビット又は４ビットを含む。

この時ブロック４３４からＸＲルーチンに行く。

オペランド読出しルーチン１１８の通常の読出しサブル
ーチンに関しては、データ記憶読出しサイクル（ＤＭＲ
ＣＩ）がブロック４３６により示されるファームウエア
・ワードによって表示さわる如く開始される。

Ｅレジスタ（Ｂ０）も又零にクリアされる。

ブロック４３８により示されるテストも又ブロック４３
６のファームウエア操作の一部として実施される。

もし半ワード・オペランドが読出され中であればブロッ
ク４４０に入り、レジスク・ファイル７０のＤレジスク
（Ｄ０）は零にクリアされ、最後の有効アドレスが外部
バス（ＢＡ）におかれる。

この時ブロック４４０からブロック４４２に行き、この
ブロックが命令オペランドを含むデータのワードが増得
される迄プロセサのクロツクをストールする。

データ・ワードが取得されると、データ・バツファ（Ｂ
Ｄ）が内部バス２８を介してＨレジスタ４１へ。

ＶＡＬＵを介してＤレジスタへ転送される。

ブロック４４４により示されるテストは、ブロック４４
２のファームウエア操作の一部として実施される。

もしＸＢレジスタ３２のビット位置０が零を含むならば
、オペランドはワードの左方バイトにあってブロック４
４６に入る。

ブロック４４６はＨレジスタの左方バイト（ビット１０
乃至１１）を内部バス２８の右方バイト回線におき、左
方バイトの最上位ビットを内部バス２８の左方バイト回
線に、メＡＬＵ（加算器９６）を介してＤレジスタにお
く。

ＦＦＳＩＧＮフロツプも又セットされてオペランドの左
方バイトの最上位ビットを含む。

もしオペランドが右方バイトにあればブロック４４２か
らブロック４４８に入り、Ｄレジスタの右方バイトは内
部バス２８の右方バイト回線におかれ、Ｈレジスタの右
方バイトの最上位ビットは内部バス２８の左方バイト回
線におかれ、又ＡＬＵを介してＤレジスタに転送される
。

ＦＦＳＩＧＮフロツプも又、この時右方バイトの最上位
ビットを含む内部バス２８のビット１０にセットされる
。

要約すれば、もしバイト・オペランドが読出され中であ
れば、ブロック４３６で始まる各ブロックはメモリーか
らオペランドを含むワードを読出し、これをＨレジスタ
におく。

この時Ｈレジスタは左方又は右方のバイトをＤレジスタ
（Ｄ０）の右方バイト位置におくために使用される。

もしオペランドが半ワード・オペランドでなければ、ブ
ロック４３６からブロック４５０に入る。

ブロック４５０は、ブロック４４２により指定されたも
のと同じファームウエア操作を行う。

即ちオペランドがメモリーから取得される迄プロセサの
クロツクをストールし、取得と同時に内部バス２８を介
してＨレジスタに、又ＡＬＵを介してＤレジスタにおか
れる。

更に、ブロック４５０はＦＦＳＩＧＮフロツプをオペラ
ンドの最上位ビットにセットする。

ブロック４５２によって示されるテストはフ尤ツク４５
０のファームウエア操作の一部として実施される。

もしオペランドが１ワードより小さいかこれと等しい、
即ち１ビット又は１ワードのオペランドであれば、ブロ
ック４５０から実行（ＸＥ）ルーチンに行く。

もしオペランドが２倍長ワード・オペランドであれば、
ブロック４５０からブロック４５４に行く。

ブロック４５４はＹレジスタ２２に含まれるオペランド
の第１ワードの記憶アドレスを外部バス（ＢＡ）に、又
内部バス２８を介してＲＡＭ１３の場所８（ＲＡＭ８）
におく。

次に、Ｙレジスタの内容は１だけ増分され、その結果Ｙ
レジスタは２倍長ワード・オペランドの第２ワードを指
示する。

ブロック４５４は又Ｄレジスタのオペランドの第１ワー
ドをＱレジスタ７６におき、次いでブロック４５６に行
く。

ブロック４５６はデータ記憶読出しサイクル（ＤＭＲＣ
Ｉ）を実施して２倍長ワード・オペランドの第２ワード
の読出しを開始する。

２倍長ワード・オペランドの妥当性はこの時１６進定数
０ＦＦＦ０を内部バスにおきこれを加算器９６を用いて
Ｄレジスタ（Ｄ０）に含まれるオペランドの第１ワード
に加算することによりテストされる。

この加算から生じるビット位置１０からの桁上げは、後
で２倍長ワード・オペランドの妥当性のテストのためＦ
ＦＭＩＳＣフロツプにおかれる。

桁上げは、オペランドの第１ワードの１２個の最上位ビ
ットが全て零ではないこと、従ってこのオペランドは無
効の２倍長ワードオベランドであることを表示する。

従ってブロック４５８は、データ・バツファ（ＢＤ）に
おいて２倍長ワード・オペランドの第２のワードが増得
可能になる迄プロセサのクロツクをストールする。

オペランドの第２ワードが聖得されると、Ｈレジスタに
含まれるオペランドの第１ワードの４つの最下位ビット
と共に内部バス２８におかれる。

次に内部バス２８の２０ビットの内容はＤレジスタに転
送される。

ＦＦＳＩＧＮフロツプはこの時セットされて２０ビット
・オペランドの最上位ビットを含む。

ブロック４６０により表示されるテストは、ブロック４
５８のファームウエア操作によって実施される。

もしＦレジスタ３６のビット位置６が２進数１と等しく
なければ、ブロック４５８から実行（ＸＥ）ルーチンに
行く。

もしＦレジスタのビット位置６が２進数１であれば、実
行中の命令はスワツプ基準命令であって、フ宅ツク４６
２に入る。

ブロック４６２はＹレジスタを復元して、実行ルーチン
に行く前に、ＲＡＭ１３の場所８の内容をＹレジスタ２
２に転送することにより２倍長ワード・オペランドの第
１ワードを指示する。

要約すれば、ブロック４５０で始まるブロックにより行
われるファームウエア操作はメモリーからオペランドを
検索し、これを実行ルーチンに行く前にレジスタ・ファ
イル７０のＤレジスタにおく。

ＮＯ ＲＥＡＤサブルーチンには、Ｆレジスタ３６にお
けるＯＰコードに従い、例えばもし命令コードが記憶基
準命令を指定すれば入る。

ブロック４６６により示されるテストは、ブロック４６
４のファームウエア操作の一部として実施される。

ブロック４６４はＦＦＷＲＡＰフロツプの状況をテスト
し、このフロツプは前述の如く無効アドレスが前に計算
されていたならば２進数１に等しくなるようセットされ
る。

もしＦＦＷＲＡＰフロツプが２進数１にセットされるな
らば、ブロツク４６４は不当アドレス・トラップ・ルー
チンに行く。

もしこのフロツプがセットされなければ、ブロツク４６
４は実行（ＸＥ）ルーチンに行く。

Ｆレジスタ３６におけるＯＰコードに従って読出し変更
書込みルーチンに入るが、例えばもしＯＰコードが増分
命令を指定するならば、指定された記憶場所の内容が増
分されたメモリーから読出されて、増分された記憶場所
へのアクセスへ介入を許容することなくメモリーにおい
て置換される。

このように、ブロック４６８に入ると同時に、ロックを
伴うデータ記憶読出しサイクル開始が行われてＹレジス
タにおいて指定された記憶場所をメモリーから読出し、
Ｅレジスタ（ＢＯ）は零にクリアされる。

この時ブロック４６８からブロック４７０に行き、この
ブロックはブロック４７２に示されたテストを行う。

もしロックを伴うＤＭＲＣＩから肯定応答（ＡＣＫ）が
検索されなければ、ブロック４７０からブロック４６８
に行き、このブロツクは肯定応答が受取られる迄ＤＭＲ
ＣＩを実施し続ける。

肯定応答を受取ると、Ｙレジスタはおいて指定された記
憶場所を含むメモリーがロックされた操作を行う別のプ
ロセサによりその時点で使用中でないことを表示し、ブ
ロック４７０からブロック４７４に行く。

ブロック４７４は、記憶場所がデータ・バツファ（ＢＤ
）において取得可能となる迄プロセサのクロツクをスト
ールする。

次にこのデータ・バツファは内部バス２８を介してＤレ
ジスタおよびＨレジスタ４１に転送され、ＦＦＳＩＧＮ
フロツプはメモリーから読出されたオペランドの最上位
ビットにセットされる。

この時ブロック４７４は実行（ＸＥ）ルーチンに行く。

要約すれば、ブロック４６８において始まるファームウ
エア操作は、もしロックされた操作を実施する別のプロ
セサによりその時メモリーが使用中でなければメモリー
からオペランドを読出し、このオペランドが取得可能に
なると、実行ルーチン１２０に行く前にこのオペランド
をＤレジスクおよびＨレジスタにおく。

本システムにおいては他のタイプの間接指標兼オペラン
ド増出し（ＸＲ）サブルーチンも与えられるが、このサ
ブルーチンは本発明のシステムに関連するものではない
。

喪約すれば、命令取出しルーチン（ＸＦ）１１２は命令
の第１ワードをＦレジスクおよびＤレジスタにおいてＰ
レジスタを増分する。

アドレス生成ルーチン（ＸＡ）１１３，１１５，１１６
は、ＸＲルーチンに行く前に指標付けされないオペラン
ド・アドレスをＹレジスタに、又指標値をＤレジスクに
集中化する。

即値オペランドの場合には、ＸＥルーチンに行く前にＸ
ＡルーチンがオペランドをＤレジスタに集中化する。

間接指標ルーチンおよびオペランド取出しルーチン（Ｘ
Ｒ）１１７，１１８はＹレジスタにおける指標付けされ
ないオペランド・アドレスをＤレジスタの指標値と組合
せ、メモリーから最後の有効アドレスにより指定行（Ｘ
Ｅ）ルーチン１２０に行く前にＤレジスタに集中する。

次に第７図においては、バイト又はビットがアドレス指
定される方法について更に示される。

基準アドレス７００は指標付けされず、指定された基底
レジスタ（ＢＢ）に含まれている。

指標値７０２は、通常レジスタ・ファイル７０に含まれ
るＤレジスク（Ｄ０）におかれる。

バイト又はビット操作があるかどうかに従って、Ｄレジ
スタの内容は、もしこれがバイト操作であれば１回、又
これが介在するビット操作であれば４回ＸＢレジスタに
桁送りされる。

もしこれが単にアドレス指定されるべきｌワードであれ
ば桁送りは生じない。

ＸＢレジスタ３２に桁送りされる値はβを付され、基準
アドレスからの指標付けの「ワード」部分は指標値７０
２においてαを付されるが、α値はＤレジスタにある。

従って、基準アドレス７００はこのアドレスにより表示
される記憶場所における記憶装置７０４をアドレス指定
し、このα指標値はワード記憶場所に対するワード指標
付けを行い、β指標値はＸＢレジスタ３２における１つ
の桁送りされたビットに従ってアドレス指定されたワー
ドの左方バイト又は右方バイトのいずれかに対する指標
付けを行い、あるいはβ指標値はもしＸＢレジスタに桁
送りされたβ値の長さが４ビットであれば例えば１６ビ
ットのアドレス指定ワードの１つに対する指標付けを行
う。

前述の指標付け操作は、図示の如く指標値の右方桁送り
よりも左方桁送りを行うためのこのような指標付け手法
を用いて、２倍長ワード、４倍長ワード又はそれ以上の
ワードを含む操作のために使用されることを理解すべき
である。

第８図においては、１ワードに含まれる１バイトがメモ
リーへ瞥゛込まれあるいはこれから読出される方法につ
いて説明する。

プロセサからメモリー迄のインターフェースは、外部バ
スと結合する内部バスの左方回線２８−Ｌと右方回Ｍ２
ｓ−Ｒを介し、前記外部バスは左方デーク回線４４−Ｌ
と右方データ回線４４−Ｒとアドレス回線４５からなる
。

外部バスも又第１図に示す如く制御回線を有する。

Ｈレジスタは素子４１として示される。レジスタ・ファ
イル７０のＤレジスタは素子７０−０として、又レジス
タ・ファイル７０のＥレジスタは素子７０−８として示
される。

ＤおよびＥレジスタはマルチプレクサ９０を介してＲＡ
ＬＵ１２の加算器９６と結合されるが、このレジスタは
マルチプレクサ８８を介して結合することもできる。

ＸＢレジスタ３２も又、外部バスのアドレス回線４５と
共にＡＮＤゲート４３を介してＨレジスタ４１と結合さ
れる如く示される。

完全ワード読出し又は書込み操作に対しては、データが
メモリーから読出される時最初にＨレジスタ４１により
操作されることなく、あるいはデータがメモリーに書込
まれる時Ｈレジスタ４１により操作されることにより直
接ＲＡＬＵ１２に通過する。

第８図の以下の論議を簡単にするため、レジスタＤ，Ｅ
およびＨは各々１６ビット巾で２つの８ビット・バイト
のデータを提供するものとする。

この簡単化のための仮定は、本構成においては、メモリ
ーがそれぞれ１６ビットのワードを含み、従って２０ビ
ットのレジスタの最上位の４ビットはメモリーからの読
出し又はメモリーへの書込みの際は重要でないため可能
である。

半ワード書込み操作は２ステップで行われる。

第１のステップの間、書込まれるべきバイトは、内部バ
ス２８およびＨレジスタ４１の右方バイトにゲートされ
るＥレジスタ７０−８の右方バイトに含まれている。

第２のステップにおいては、もし右方バイトがＸＢレジ
スタ３２が２進数零又は１を含むことに応じて書込まれ
るならば、Ｅレジスタ７０−８は再び内部バス２８、外
部バスのデータ回線４４−Ｌと４４−Ｒにゲートされる
。

この結果メモリーは右方デーク回線４４−Ｒ上で右方バ
イトを受取り、アドレス回線４５の一方はＸＢレジスタ
３２の値（２進数１）を含んでメモリーに対して右方バ
イトが書込まれるべきことを表示する。

もし左方バイトがメモリーに書込まれるならば、第２ス
テップにおいてファームウエア・ワードのＢＩフィール
ドに応答してＨレジスタ４１が使用可能になり、右方バ
イトは経路４１−２を介して左方バイト位置に転送され
、内部バス２８と外部バスの左方のデータ回線４４−Ｌ
におかれる。

この同じ第２ステップの間左方バイトは右方の内部バス
回線２８−Ｒにゲートされ、その後外部バスの右方デー
タ回線４４Ｒにゲートされる。

左方バイトの書込みの場合、ＸＢレジスタ３２の値（２
進数零）も又外部バスのアドレス回線４５におかれて左
方バイトがメモリーに書込まれるべきことを表示する。

データの左方又は右方のバイトのメモリーへの書込にお
いては、メモリーは外部バスのデータ回線４４上の２バ
イトの情報を受取ることに注意され度い。

メモリーに書込まれるバイトは、第８図のロジックによ
って適正なバイト位置に予め設定され、その結果メモリ
ーはアドレス回線４５において探査するだけでよく、前
記アドレス回線はＸＢレジスタ３２から受取った左右の
標識を含み、どのバイトがメモリーに書込まれるかを決
定し、これをメモリーに書込む前にメモリー・コントロ
ーラ内の情報を桁送りする必要はない。

半ワード読出し操作も又２ステップで行われる。

第１のステップの間、外部バスのデータ回線４４のデー
タは内部バス２８と、Ｈレジスタ４１およびＤレジスタ
７０−０にゲートされる。

もし左方バイトがメモリーから読出されると、第２のス
テップにおいてＨレジスタの左方バイトは経路４１−３
を介して右方の内部バス回線２８Ｒに転送され、左方バ
イトの最上位ビットは経路４１−４を介して符号付き拡
張され、左方の内部バス回線２８Ｌに現われる。

この時内部バス２８のデータがＤレジスタ７０−７にゲ
ートされ、その結果左方バイトは右方のバイト位置にあ
り、左方バイト位置は左方バイトの最上位ビットの符号
付き拡張を含む。

もし右方バイトがメモリーから読出されるならば、Ｄレ
ジスタ７０−０の右方バイトは、経路４１−２上のＨレ
ジスタからの右方バイトの上位ビットと共に内部バス２
８にゲートされ、その結果右方バイトの符号付き拡張を
生じる。

この時内部バス２８はＤレジスタ７０−０にゲートされ
、その結果右方バイトは右方パイト位置にあり、左方バ
イト位置は右方バイトの最上位ビットの符号付き拡張を
含む。

次に第９図においては、第１図および第２図のロジック
についてシフト又は指標付け操作が行われる方法をｆｌ
Ｔｈして更に詳細に示される。

指標付け操作の間、指標値はレジスタ・ファイル７０に
含まれるＤレジスタにおかれる。

この時Ｆレジスタ３６におけるＯＰコードがテストされ
、これが完全ワード又は非完全ワードの操作であるかど
うかを調べる。

非完全ワード操作とはバイト操作又はビット操作を意味
する。

もしこれが完全ワード命令であれば、指標付けは既に適
正に位置合せされ、１６ビットの指標値を２０ビットに
符号付き拡張した後、指標付けに関してはこれ以上の操
作を必要としない。

もしこれが半ワード即ちビット命令であれば、この指標
値を１回以上桁送りすることが必要である。

この桁送りはＲＡＬＵ１２によって行われ、Ｄレジスタ
の内容は右方ラツチ８６を介して抜出される。

この時Ｄレジスタからの出力はマルチプレクサ９０を通
り加算器９６を介して桁送りロジック８０に送られ、こ
こで右方に桁送りされ次いで再びＤレジスタに戻される
。

１ビット位置はプロセサのクロツク・サイクル毎に桁送
りされる。

もしこれがバイト操作であればこれ以上の桁送りは要求
されない。

桁送り操作が生じると同時に、Ｄレジスタの最上位ビッ
ト即ち指標値の内容の符号を表示するビットがマルチプ
レクサ９８とロジック６１を経て内部バス２８に与えら
れる。

この操作により、Ｄレジスタのこのビット零は、本発明
に関連しない他の入力を含むセレクク３８のある桁送り
入力として使用可能となる．選択された入力は、制御ス
トア・ワード又はファームウエア・ワードのＳＭフィー
ルドと共にＦレジスタ３６のＯＰコードに依存する。

Ｄレジスタのビット零は、これも又桁送りロジックに対
する入力として制御ストア・ワードのＳＭフィールドに
応答してゲート３９を介して使用可能となりこの桁送り
ロジックの桁送り入力に符号付き拡張を生じ、即ちＤレ
ジスタにおける桁送の後でさえ符号が同じであることを
表示するビット零の状態に前からあった同じビットを与
える。

このように、桁送り操作の間空にされることにより指標
値に対して適正な符号を維持する左方ビットに符号付き
拡張が与えられる。

このように、Ｄレジスタにおける指標値によって表示さ
れる変位の方向は一定の状態を維持する。

Ｄレジスタの桁送りの間右方に桁送りされるビットは、
ビット位置ＸＢ（０）に対するＸＢレジスタ３２への入
力として与えられる。

制御ストア・フィールド（ＧＰ）は、Ｄレジスタの桁送
りの間ＸＢレジスタに右方に桁送りさせ、その結果桁送
りされたビットは、ワードがメモリーから取出される時
右方バイト対左方バイ１への選択に後で使用するための
ビット位置ＸＢ（０）に捕捉される。

前述の如く、この１ビットの桁送りの後、Ｆレジスタ３
６のＯＰコードはテスト・ロジック５０によってテスト
されてこれがバイトあるいはビット操作であることを決
定する。

もしこれがビットＯＰコードであれば、桁送り操作が更
に３回行われる。

これが行われる毎に、Ｄレジスタの符号は桁送りされ、
即ち更に１ビット拡張され、前述の如くＤレジスタにお
ける連続ビットの桁送りが生じ、連続的に位置ＸＢ（０
）を経てＸＢレジスタの残りの３位置に与えられ、その
結果既にビット位置ＸＢ（０）にあったものがこの時ビ
ット位置ＸＢ（３）に来る。

このように、ビット操作のためのＤレジスタにおける最
も右方のビット即ち最上位のビット１Ｆは最後に転送さ
れて位置ＸＢ（３）におかれるが、ビット１Ｅは位置Ｘ
Ｂ（２）におかれる如くである。

ＸＢレジスタ３２におかれた情報の用途は下記の如くで
ある。

半ワード読出し操作に対しては、ＸＢレジスタ３２はＸ
Ｂ（０）位置に１ビットを含む。

このことは、バイト・セレククがメモリーにおけるアド
レスとなるワードにおいて左方バイト又は右方バイトを
選択したかどうかを表示し、２進数零は左方を２進数１
は右方を示す。

半ワード読出し操作の間、このビットは、制御ストア・
ワードのＢＩフィールドからの使用可能入力を含むゲー
ト４３によりＨレジスタ４１を制御するために使用され
る。

指定された基底レジスタの内容プラスＤレジスタの指標
値の和を用いてメモリーからワードが読出される。

前述の如く、もしＸＢ（０）が２進数零であれば、Ｈレ
ジスタ４１の入力側のデータの左半部はＨレジスタの右
方バイトへの複写であり、左方バイトの最上位ビットは
、Ｈレジスタ４１の左方バイトに、従って加算器９６の
入力側に符号付き拡張される。

もしＸＢ（０）が２進数１であれば、データは右方から
右方へ通過する。

この時データはレジスタ・ファイル７０におけるＤレジ
スタにおかれ、このようなＤレジスタは全ての記憶照合
命令に対するオペランド・レジスタである。

半ワード書込み操作の間、書込まれるべきデータを含む
レジスタ・ファイル７０のＤレジスタは、Ｈレジスタ４
１に対するマルチプレクサ９８を用いて加算器９６を介
し制御ストアの制御下で使用可能になる。

Ｈレジスタ９８の出力可能状態はファームウエア・ワー
ドのＢＩフィールドによって制御され、この特定のタイ
プの操作において、メモリーへの書込みのための準備に
おいて不変のＨレジスタ４１に対してワードの両半部を
複写させることになる。

同時に、ゲート５１を介する制御ストア１０は、ＸＢレ
ジスタ３２のビット位置ＸＢ（０）におけるビットをし
て、アドレス・バスの半ワード選択ビットを指定する最
下位ビットとして外部バスのアドレス回線の１つにおけ
るメモリーへ放出させる。

ＸＢ（０）が２進数零である時、このことはデータ・バ
スの左半部がメモリー・ワードの左半部に複写されてゲ
ート４３にＨレジスタ４１の出力をバス・データ回線４
４におかせ、バイトはＨレジスタによって変更されない
ことを表示する。

２進数１の場合は、このことはデータ・バスの右半部が
メモリー・ワードの右半部に複写され、データが直接レ
ジスタ・ファイル７０からバス・データ回線４４に行き
、バイトの交換がＨレジスタ４１によって行われないこ
とを表示する。

このように、書込み操作上のＸＢ（０）はデータ・ワー
ドのどの半部に対して適正なバイトが書込まれるかを制
御する。

ビット操作の間、ＸＢレジスタの内容は別の方法で使用
される。

指標付けされたビット操作（即ち、Ｆレジスタ３６にお
けるＯＰコードはビット操作を表示する）の間、ＸＢレ
ジスタは４回桁送りされることになり、これにより４ビ
ットを与えて１６ビットのどれが操作を行われるかを表
示する。

ＸＢレジスタ３２におけるこれ等の４ビットは１６ビッ
トのマスクを生じるデコーダ３４に与えられ、このマス
クはシステム内の論理的極性に応じて１５の２進数零と
１つの２進数１、又はその逆を含み、これによって他の
記憶場所とは異なるマスクを付されたビット記憶場所だ
けについて操作を可能にする。

１６進デコーダ３４の出力は、ゲート４１を経て制御ス
トア・ファームウエア・ワードのＢＩフィールドに応答
して内部バス２８に対して使用可能の状態にされる。

このマスクはこの時マルチプレクサ９０を介して加算器
９６に与えられる。

次にこのマスクは、この指標付け操作の目的のためＲＡ
ＬＵ１２のＱレジスタ７６におかれる。

次にＱレジスタの内容は、オペランド・ワードの適当な
ビットについて操作するために使用される。

これは、Ｑレジスタにおける内容即ちマスク行をマスク
することによりＸＥサイクルの間行われ、オペランド・
ワードはメモリーから受取られる。

ゲート５１を介して外部バスのアドレス回線にＸＢ（０
）を与えることに加えて、Ｙレジスタ２２の内容も又メ
モリーのアドレス指定のためこれにおかれることに注目
すべきである。

更に付言すれば、Ｙレジスタ２２も又アドレス回線に送
られた最後のアドレスを含み、従ってあるアドレスがア
ドレス回線に与えられる時は常にこのようなアドレスも
又Ｙレジスタ２２に与えられるのである。

テスト・ロジック５０はファームウエア・ワードにおけ
るＴＣフィールドに応答する。

第４図に示す如く、ＴＣフィールドは例えば６つのビッ
ト４２乃至４７を含むことができる。

従って、６４のテスト条件が選択可能である。

テスト・ロジック５０とＴＣフィールドの相互作用の論
議については、参考のため本文に引用された１９７７年
９月６日発行の米国特許第４，０４７，２４７号に見出
すことができる。

次のアドレス生成ロジック５２の機能についても米国特
許第４，０４７，２４７号に詳細に論述されている。

【図面の簡単な説明】

第１図は本発明が包含される全システムの全体的ブロッ
ク図、第１Ａ図は第１図に示すデータ・プロセサに使用
されるランダム・アクセス・メモリー（ＲＡＭ）を示す
図、第２図は第１図に示すデータ・プロセサで使用され
るマイクロプロセサ・ロジックの全体的ブロック図、第
２Ａ図は第２図に示す２０ビットのマイクロプロセサを
形成するため５つの４ビットのマイクロプロセサを一緒
にカスケード構成とする方法を示す全体的ブロック図、
第３図は第１図のアーク・プロセサに含まれた制御スト
アに設けたファームウエア・ルーチンを示す全体的ブロ
ック図、第４図は前記制御ストアに含まれるファームウ
エア・ワードが構成される方法を示す図、第５Ａ−Ｄ図
および第６Ａ−Ｄ図は第１図の制御ストアとプロセサと
関連して個個のファームウエアが本発明の操作を制御す
る方法を詳細に示すチャート、第７図はワード、バイト
又はビットが第１図のデータ・プロセサに関連するメモ
リーにおいて有効にアドレス指定できる方法を示すブロ
ック図、第８図は多重バイト・ワードの１つのバイトが
第１図のデータ・プロセサと関連するメモリーを用いて
読出し又は書込みを行うことができる方法を示す図、第
９図はあるバイト又はビットが第１図に示すデータ・プ
ロセサにより有効にアドレス指定できる方法を示す更に
詳細なブロック図、第１０Ａ図はデータのある記憶ワー
ドにおける左右のバイトを示す図、および第１０Ｂ図お
よび第１０Ｃ図は第１図に示すデータ・プロセサがそれ
ぞれＳＡＦおよびＬＡＦアドレス指定モードにある時の
即時アドレスを有する単一オペランド命令を示す図であ
る。 １０・・・・・・制御ストア、１１・・・・・・制御レ
ジスタ、１２・・・・・・レジスタ兼演算論理装置（Ｒ
ＡＬＵ）、１３・・・・・・ランダム・アクセス・メモ
リー（ＲＡＭ入１５・・・・・・ブートＰＲＯＭ，１６
・・・・・・標識レジスタ、１７・・・・・・セグメン
テーション兼保護装置、２０・・・・・・プログラム・
カウンク（Ｐレジスタ）、２２・・・・・・記憶アドレ
ス・レジスタ（Ｙレジスタ）・・・・・・バス・データ
・レジスタ（ＤＴ）、２５，２７・・・・・・手順レジ
スタ、３２・・・・・・ＸＢレジスタ、３４・・・・・
・１６進デコーダ・ロジック、３６・・・・・・命令レ
ジスタ（Ｆレジスタ）、３７・・・・・・選択レジスタ
（ＳＥＬレジスタ）、４０・・・・・・定数生成ロジッ
ク、５６・・・・・・アドレス・バス・レジスタ（ＢＡ
）、５８・・・・・・選択変更ロジック（ＳＭ）、６０
，６２・・・・・・セレクタ・ロジック、７０・・・・
・・レジスタ・ファイル、７６・・・・・・Ｑレジスタ
、８４，８６・・・・・・ラッチ回路、９０，９８・・
・・・・マルチプレクサ、１００，１０２・・・・・・
入力。

Claims (1)

1. 【特許請求の範囲】 １ データ処理システムによって実施されるべき操作を
   表示するコードを含む命令ワードと、Ｓ個のアドレスビ
   ットを含む短形態のアドレスかＳより犬でありかつ１ワ
   ード内のビット数を越えるＬ個のアドレスビットを含む
   長形態のアドレスかのどちらかを表示し、前記命令ワー
   ドのすぐ次のアドレスに記憶されるオペランドアドレス
   ワードと、から成るデータワードを表示する１群の２進
   データピットを夫々記憶する復数のアドレス可能ワード
   記憶場所を有するデータ記憶装置と、 データ処理システムが短形態のアドレスを用いる第１モ
   ードか長形態のアドレスを用いる第２モードのどちらで
   動作するかを指示するための、現在実行中の命令の前記
   データワードを参照せずに得られるアドレスモード信号
   に応答するアドレスモード指示装置と、 前記命令ワード内に含まれた操作コードによって要求さ
   れた操作の実施において用いられるデータを記憶するた
   めのレジスタ装置と、 データ処理システムの各命令実行サイクルの初めに前記
   データ記憶装置をアドレスして命令ワード及びオペラン
   ドアドレスワードデータを読み出し、前記データを前記
   レジスタ装置内ヘロードするためのフエツチ装置であっ
   て、更にデータ処理システムが前記第２モードで動作す
   る時前記アドレスモード指示装置に応答して前記レジス
   タ装置内へ複数のオペランドアドレスヮードを読み込む
   ように複数のワード読み出しサイクルを実行し、更に、
   データ処理システムが前記第２モードで動作する時前記
   アドレスモード指示装置に応答して前記複数のワード読
   み出しサイクル中に読み出された前記複数のオペランド
   アドレスワードのアドレスビットを組み合わせて前記レ
   ジスタ装置内にＬビットの長形態のアドレスを与える装
   置を含むフエツチ装置と、 を設けることを特徴とするデータ処理システム。