JPS5896326U - 高周波利得制御増幅回路 - Google Patents

高周波利得制御増幅回路

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JPS5896326U
JPS5896326U JP19038481U JP19038481U JPS5896326U JP S5896326 U JPS5896326 U JP S5896326U JP 19038481 U JP19038481 U JP 19038481U JP 19038481 U JP19038481 U JP 19038481U JP S5896326 U JPS5896326 U JP S5896326U
Authority
JP
Japan
Prior art keywords
amplifier circuit
high frequency
gain control
control amplifier
frequency gain
Prior art date
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Pending
Application number
JP19038481U
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English (en)
Inventor
山縣　「湧」一朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS5896326U publication Critical patent/JPS5896326U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の高周波利得制御増幅回路の回路図、第２
図は本考案の実施例に係る高周波利得制御増幅回路の回
路図、第３図はＡＧＣ電圧に対する上記増幅回路のイリ
得減衰特性を示す特性図である。 ２１・・・ＡＧＣ端子、２２・・・デュアルゲートＦＥ
Ｔ。 ２９Ａ・・・ソースバイアス抵Ｌ　３０−）−ランジス
タ、十Ｅ・・・電源電圧。

Claims (1)

    【実用新案登録請求の範囲】
  1. デュアルゲート電解効果トランジスタを増幅構成した高
    周波増幅回路において、前記デュアルゲート電界効果ト
    ランジスタのソース電極又はドレイン電極側に、トラン
    ジスタのエミッターコレクタ路を介装し、このトランジ
    スタのベースを前記デュアルゲート電界効果トランジス
    タの増幅利得を制御可能な電圧が印加される一方のゲー
    ト電極と接続したことを特徴とする高周波利得制御増幅
    回路。
JP19038481U 1981-12-22 1981-12-22 高周波利得制御増幅回路 Pending JPS5896326U (ja)

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