JPS5897796U - 変換回路 - Google Patents
変換回路Info
- Publication number
- JPS5897796U JPS5897796U JP19128081U JP19128081U JPS5897796U JP S5897796 U JPS5897796 U JP S5897796U JP 19128081 U JP19128081 U JP 19128081U JP 19128081 U JP19128081 U JP 19128081U JP S5897796 U JPS5897796 U JP S5897796U
- Authority
- JP
- Japan
- Prior art keywords
- data
- ram
- outputs
- bit
- driver
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- Granted
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- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
図は、本考案の一実施例を示した構成図である。
１はＲＡＭ、２はＲＯＭ、３はレシーバ、４はデータセ
レクタ、５．６はデコーダ、７はドライバ、Ｆ１〜ＦＢ
はフリップフロップ。 １ １′２ （（
レクタ、５．６はデコーダ、７はドライバ、Ｆ１〜ＦＢ
はフリップフロップ。 １ １′２ （（
Claims (1)
- Ｎビットのワードデータを記憶するＲＡＭから１ビツト
のデータを取り出し、１ビツトのデータを該ＲＡＭに記
憶させるものにおいて、前記ＲＡＭに信号を出力するＲ
ＯＭと、前記ＲＡＭからワードデータを入力して、デー
タセレクタ、ドライバーにデータを出力する複数のフリ
ップフロップに１ビツトつつ出力するレシーバと、ＲＯ
Ｍからの信号により前記ＲＡＭにデータを出力するドラ
イバと、印加するアドレスに基づいて１ビツトデータを
出力するデータセレクトと、１ビツトデータを入力し、
印加するアドレスに基づいて該当するフリップフロップ
に１ビツトデータを出力するデコーダとを備えたことを
特徴とする変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19128081U JPS6034159Y2 (ja) | 1981-12-22 | 1981-12-22 | 変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19128081U JPS6034159Y2 (ja) | 1981-12-22 | 1981-12-22 | 変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897796U true JPS5897796U (ja) | 1983-07-02 |
| JPS6034159Y2 JPS6034159Y2 (ja) | 1985-10-11 |
Family
ID=30104753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19128081U Expired JPS6034159Y2 (ja) | 1981-12-22 | 1981-12-22 | 変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034159Y2 (ja) |
-
1981
- 1981-12-22 JP JP19128081U patent/JPS6034159Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6034159Y2 (ja) | 1985-10-11 |
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