JPS5897921A - モノリシツク集積インバ−タ・バツフア - Google Patents
モノリシツク集積インバ−タ・バツフアInfo
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- 238000006731 degradation reaction Methods 0.000 description 4
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- 230000000881 depressing effect Effects 0.000 description 2
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- 230000010354 integration Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、エン７アンスメントモードとデプレションモ
ードの絶縁ダート電界効果トランジスタを使用し次モノ
リシ、り集積インバーターバッファ回路に関する。この
種のインバーターバッファ回路は米国一特許第３，７７
５，６９３号明細書に記載されている。それらはＰチャ
ンネル、Ｎチャンネルの何れのトランジスタを使用して
集積するのにも適しておシ、エン７アンスメントトラン
ジスタがオフに切換えられたとき出力部が事実上電源電
位に置かれ、それ故ただ１つの電源が必要であるに過ぎ
ないという特徴を有している。さらにデプレショントラ
ンジスタがオフにされている間は電流の大きさは一定に
保持され、それ故高いスイッチング速度が得られ、それ
は常に望ましいことである。何故ならばイア ／Ｊ −
ター バッファの出力部はキャノやシタンスを有する別
のサブ回路に接続されている、すなわちキヤ・９シタが
存在し、或はサブ回路の入力キャパシタンス或はストレ
ーキャパシタンスを無視することができないからである
。したがって高速スイッチングはインバーターバッファ
が予め定められた時間内にこのキャパシタンスを充放電
で色ることを意味する。
ードの絶縁ダート電界効果トランジスタを使用し次モノ
リシ、り集積インバーターバッファ回路に関する。この
種のインバーターバッファ回路は米国一特許第３，７７
５，６９３号明細書に記載されている。それらはＰチャ
ンネル、Ｎチャンネルの何れのトランジスタを使用して
集積するのにも適しておシ、エン７アンスメントトラン
ジスタがオフに切換えられたとき出力部が事実上電源電
位に置かれ、それ故ただ１つの電源が必要であるに過ぎ
ないという特徴を有している。さらにデプレショントラ
ンジスタがオフにされている間は電流の大きさは一定に
保持され、それ故高いスイッチング速度が得られ、それ
は常に望ましいことである。何故ならばイア ／Ｊ −
ター バッファの出力部はキャノやシタンスを有する別
のサブ回路に接続されている、すなわちキヤ・９シタが
存在し、或はサブ回路の入力キャパシタンス或はストレ
ーキャパシタンスを無視することができないからである
。したがって高速スイッチングはインバーターバッファ
が予め定められた時間内にこのキャパシタンスを充放電
で色ることを意味する。
与えられた電力消費に対して従来技術による（口）路は
特に高い電源電圧においてスイッチング特性が増加する
。しかし、それは全ての要求に合致するものではない。
特に高い電源電圧においてスイッチング特性が増加する
。しかし、それは全ての要求に合致するものではない。
本発明は、よシ高いスイッチング速度を有し、かつ／或
はより高いキャＡ？シタンス負荷能力を有するインバー
ターパ、ファを提供することを目的とする。
はより高いキャＡ？シタンス負荷能力を有するインバー
ターパ、ファを提供することを目的とする。
以下図示の実施例により詳細に説明する。
図においてエンファンスメントトランジスタは記号Ｅが
付され、デプレショントランジスタは記号りが付されて
いる。
付され、デプレショントランジスタは記号りが付されて
いる。
図に示された前段ｖ１はエンファンスメント負荷インバ
ータＥｌおよび第１のデプレション負荷インバータＤ１
１から成り、それらは電源電圧ＶＤおよびそれと反対極
性の補助電圧ｖ１との間に接続されている。補助電圧ｖ
墨の大きさは少なくともデプレション出力トランジスタ
ＱＩＯのピンチオフ電圧に等しくなければならない。
ータＥｌおよび第１のデプレション負荷インバータＤ１
１から成り、それらは電源電圧ＶＤおよびそれと反対極
性の補助電圧ｖ１との間に接続されている。補助電圧ｖ
墨の大きさは少なくともデプレション出力トランジスタ
ＱＩＯのピンチオフ電圧に等しくなければならない。
Ｎチャンネルトランジスタの場合にはこれは約−３Ｖ”
ｅ、６ル。エンファンスメント負荷（ンパータＩＩは電
源電圧ｖＤに接続されたエンファンスメント負荷トラン
ジスタＱ５と補助電圧Ｖｌに接続されたエンファンスメ
ントトランジスタＱ７とよ構成る。エンファンスメント
トランジスタＱ７と並列にデグレシ、ン並列トランノス
タＱ６が接続され、それはソースが補助電圧Ｖｌに接続
されている。
ｅ、６ル。エンファンスメント負荷（ンパータＩＩは電
源電圧ｖＤに接続されたエンファンスメント負荷トラン
ジスタＱ５と補助電圧Ｖｌに接続されたエンファンスメ
ントトランジスタＱ７とよ構成る。エンファンスメント
トランジスタＱ７と並列にデグレシ、ン並列トランノス
タＱ６が接続され、それはソースが補助電圧Ｖｌに接続
されている。
第１のデグレシ、ン負荷インバータＤ夏１はドレインが
電源電圧ＶＤに接続されたデグレシ。
電源電圧ＶＤに接続されたデグレシ。
ントランジスタＱ８と、ソースが補助電圧ｖ１に接続さ
れたエンファンスメントトランジスタＱ９から成ってい
る。第１のデプレシ、ン負荷インバータＤｌｌにおいて
は、他のものと同様にデグレシ、ントランジスタＱＢ！
−エン７アンスメントトランジスタＱ９の被制御電流路
は直列に接続され、その接続点がインバータの出力端子
となる。エンファンスメントトランジスタＱ ７゜Ｑ９
は７リップフロラ！回路のように交叉接続されている。
れたエンファンスメントトランジスタＱ９から成ってい
る。第１のデプレシ、ン負荷インバータＤｌｌにおいて
は、他のものと同様にデグレシ、ントランジスタＱＢ！
−エン７アンスメントトランジスタＱ９の被制御電流路
は直列に接続され、その接続点がインバータの出力端子
となる。エンファンスメントトランジスタＱ ７゜Ｑ９
は７リップフロラ！回路のように交叉接続されている。
本発明のインバータ・バッファの入力端子１はデグレシ
、ントランジスタＱ８のダートに接続され、またインバ
ータ２を通ってエンファンスメントトランジスタＱ５の
ダートに接続されている。
、ントランジスタＱ８のダートに接続され、またインバ
ータ２を通ってエンファンスメントトランジスタＱ５の
ダートに接続されている。
電源電圧ＶＤに接続されているデグレシ、ン出カトラン
ジスタＱＩＯおよび接地されたエンファンスメント出力
トランジスタＱ１１′は出力段Ｅ８を構成している。両
トランジスタＱ１０゜Ｑ１１′のｆ−）は第１の駆動段
Ｔ１および第２の駆動段Ｔ２にそれぞれ接続され、両ト
ランジスタの被制御電流路は直列に接続されている。
ジスタＱＩＯおよび接地されたエンファンスメント出力
トランジスタＱ１１′は出力段Ｅ８を構成している。両
トランジスタＱ１０゜Ｑ１１′のｆ−）は第１の駆動段
Ｔ１および第２の駆動段Ｔ２にそれぞれ接続され、両ト
ランジスタの被制御電流路は直列に接続されている。
それらの接続点はインバータ・バッファの出力端子６で
あり、そこに前述のキャパシタンスとして破線で示すよ
うにキャパシタンスＣが接続される。
あり、そこに前述のキャパシタンスとして破線で示すよ
うにキャパシタンスＣが接続される。
デプレシ、ン出力トランジスタＱＩＯと関連する第１の
駆動段Ｔ１は第２のデルシ、ン負荷インバータ０１２に
よって構成され、それは電源電圧ｖＤと補助電圧Ｍｌと
の間に接続され、第１のエンファンスメント並列トラン
ジスタＱ１４と並列に接続されたデルシ、ントランジス
タＱ１２を有している。デルシ、ントランジスタＱ１２
のｆｆ−）とソースおよび第１のエンファンスメント並
列トランジスタＱ１４のソースは第１の駆動段Ｔ１の出
力端子に接続され、それは第２のデグレシ、ン負荷イン
バータ０１２の出力端子と同一である。
駆動段Ｔ１は第２のデルシ、ン負荷インバータ０１２に
よって構成され、それは電源電圧ｖＤと補助電圧Ｍｌと
の間に接続され、第１のエンファンスメント並列トラン
ジスタＱ１４と並列に接続されたデルシ、ントランジス
タＱ１２を有している。デルシ、ントランジスタＱ１２
のｆｆ−）とソースおよび第１のエンファンスメント並
列トランジスタＱ１４のソースは第１の駆動段Ｔ１の出
力端子に接続され、それは第２のデグレシ、ン負荷イン
バータ０１２の出力端子と同一である。
第１のエンファンスメント並列トランジスタ７・ Ｑ１
４のｒ−）は前段ｖ１の出力端子に接続され、それは第
１のデグレシ、ン負荷インバータＤｌｌの出力端子と同
一である。エンファンスメントトランジスタＱ１３のダ
ートはエン７アンスメントトランジスタＱ９のダートに
接続されている。
４のｒ−）は前段ｖ１の出力端子に接続され、それは第
１のデグレシ、ン負荷インバータＤｌｌの出力端子と同
一である。エンファンスメントトランジスタＱ１３のダ
ートはエン７アンスメントトランジスタＱ９のダートに
接続されている。
エンファンスメント出力トランジスタＱ１１′に関連す
る第２０駆動段Ｔ２は第３のデグレシ冒ン負荷インバー
タＤＩ３から成シ、それは電源電圧ＶＤと接地点との間
に接続され、第２の工えている。入力端子１は直接エン
ファンスメントトランジスタＱ１６およびデグレション
トランジスタＱ８のダートに接続されると共に、インバ
ータ２を通ってデグレショントランジスタランジスタＱ
１７／のｆ−）に接続されている。
る第２０駆動段Ｔ２は第３のデグレシ冒ン負荷インバー
タＤＩ３から成シ、それは電源電圧ＶＤと接地点との間
に接続され、第２の工えている。入力端子１は直接エン
ファンスメントトランジスタＱ１６およびデグレション
トランジスタＱ８のダートに接続されると共に、インバ
ータ２を通ってデグレショントランジスタランジスタＱ
１７／のｆ−）に接続されている。
以下の動作の°説明において、図示の実施例は正の論理
を使用し、Ｎチャンネルトランジスタで構成されている
ものと仮定する。すなわち、電源電圧ＶＤは正であり、
補助電圧ｖ１は負である。２つの状態をＨ（よシ正の方
）およびＬとする入力端子１に供給される２過信号は一
般に接地電位と電源電圧ｖＤのレベルとの間で変化する
。この電圧のスイングは前段ｖ１によって補助電圧Ｖｌ
と電源電圧Ｖ、の間の範囲をカバーするように変化され
る。これはデグレション出力トランジスタＱＩＯが安全
にターン・オフするために必要である。入力端子１にお
けるＨレベルはデグレシ、ントランジスタＱ８を充分な
（ｈ＠ａｖｙ ）導電状態に駆動する。他方、エンファ
ンスメントトランジスタＱ５の導電度はインバータ２に
よって与えられるＬレベルにより減少される。それ故エ
ンファンスメント負荷インバータＥＩはこの状態におい
て高い負荷抵抗をは充分な導電状態にあるのでその電圧
降下はほんの僅かなものに過ぎず、そのため第１のチク
レジ、ン負荷インバータＤＩＪの出力端子は実質上Ｈレ
ベルである。エンファンスメント負荷インバータＥＩの
出力端子はＬレベルにされ、それはエンファンスメント
トランジスタＱ９をオフに保持し、それ故このトランジ
スタもまた第１のデプレション負荷インバータＤＩＪＯ
出力端子に実質上Ｈレベルを生じるように動作する・エ
ンファンスメントトランジスタＱ５はエンファンスメン
トトランジスタＱ７がオンであル時にエンファンスメン
ト負荷インバータＥＩの負荷として作用し、一方エンフ
ァンスメント負荷インバータＥＩはエンファンスメント
トランジスタＱ７がオフである間は負荷として働くデグ
レション並列トランジスタＱ６と共にソース７オロアと
して作用する。
を使用し、Ｎチャンネルトランジスタで構成されている
ものと仮定する。すなわち、電源電圧ＶＤは正であり、
補助電圧ｖ１は負である。２つの状態をＨ（よシ正の方
）およびＬとする入力端子１に供給される２過信号は一
般に接地電位と電源電圧ｖＤのレベルとの間で変化する
。この電圧のスイングは前段ｖ１によって補助電圧Ｖｌ
と電源電圧Ｖ、の間の範囲をカバーするように変化され
る。これはデグレション出力トランジスタＱＩＯが安全
にターン・オフするために必要である。入力端子１にお
けるＨレベルはデグレシ、ントランジスタＱ８を充分な
（ｈ＠ａｖｙ ）導電状態に駆動する。他方、エンファ
ンスメントトランジスタＱ５の導電度はインバータ２に
よって与えられるＬレベルにより減少される。それ故エ
ンファンスメント負荷インバータＥＩはこの状態におい
て高い負荷抵抗をは充分な導電状態にあるのでその電圧
降下はほんの僅かなものに過ぎず、そのため第１のチク
レジ、ン負荷インバータＤＩＪの出力端子は実質上Ｈレ
ベルである。エンファンスメント負荷インバータＥＩの
出力端子はＬレベルにされ、それはエンファンスメント
トランジスタＱ９をオフに保持し、それ故このトランジ
スタもまた第１のデプレション負荷インバータＤＩＪＯ
出力端子に実質上Ｈレベルを生じるように動作する・エ
ンファンスメントトランジスタＱ５はエンファンスメン
トトランジスタＱ７がオンであル時にエンファンスメン
ト負荷インバータＥＩの負荷として作用し、一方エンフ
ァンスメント負荷インバータＥＩはエンファンスメント
トランジスタＱ７がオフである間は負荷として働くデグ
レション並列トランジスタＱ６と共にソース７オロアと
して作用する。
ｌ／４１のデルジョン負荷インバータＤＩｌＦ）出力端
子はしたがってＨレベルが実質上入力信号のそれと同一
であり、一方そのＬレベルは接地電位よシ低い電圧スイ
ングを出力する。このＬレベルを今後Ｌルベルと云う。
子はしたがってＨレベルが実質上入力信号のそれと同一
であり、一方そのＬレベルは接地電位よシ低い電圧スイ
ングを出力する。このＬレベルを今後Ｌルベルと云う。
この電圧スイングは駆動段ＴＩを経由してデゾレション
出力トランジスタＱＩＯを駆動するのに使用される。
出力トランジスタＱＩＯを駆動するのに使用される。
仁のようにしてデグレシ、ン出力トランジスタＱＩＯは
安全にＬルベルによってオフに切換えられ、それ°放入
力信号のＬレベルを有する場合ではない出力段Ｅ８に対
す′る最適のブシュプル特性が得られる。
安全にＬルベルによってオフに切換えられ、それ°放入
力信号のＬレベルを有する場合ではない出力段Ｅ８に対
す′る最適のブシュプル特性が得られる。
第１の駆動段Ｔ７によって第１のデルジョン負荷インバ
ータＤＩＪの出力端子におけるＬルベルは補助電圧Ｖｌ
のレベルにさらに接近し、他方このインバータ出力はデ
プレシ、ン出力トランジスタＱＩＯの入カキャノ臂シタ
ンスにより良く適合される。駆動段Ｔ１の第２のデジレ
ジ璽ン負荷インバータＤＩ２はエンファンスメントトラ
ンジスタＱ１Ｂのダートの入力によシ駆動され、そのダ
ートはエンファンスメント負荷インバータＥｌの出力端
に接続されている。他方、第１のエンファンスメント並
列トランジスタＱ１４ｆ−１第１のデグレシ、ン負荷イ
ンバータＤ■ｌの出力で駆動される。その結果スイッチ
ング速度はデグレシ、ントランジスタＱ１２の低電流状
態においても減少しない。したがって、エン７アンスメ
ントトランジスタＱ１３がそのダートにおけるＬレベル
によってターンオフにされる時、結果的にほんの少しの
電流しかこのインバータに流れない時、ダートにおける
Ｈレベルにより丁度ターン・−オンになり次エンファン
スメントトランジスタＱ１４はデシレジ、ン出力トラン
ジスタＱＩＯのｆ−）キャノやシタンスを充電する作用
を行なう。
ータＤＩＪの出力端子におけるＬルベルは補助電圧Ｖｌ
のレベルにさらに接近し、他方このインバータ出力はデ
プレシ、ン出力トランジスタＱＩＯの入カキャノ臂シタ
ンスにより良く適合される。駆動段Ｔ１の第２のデジレ
ジ璽ン負荷インバータＤＩ２はエンファンスメントトラ
ンジスタＱ１Ｂのダートの入力によシ駆動され、そのダ
ートはエンファンスメント負荷インバータＥｌの出力端
に接続されている。他方、第１のエンファンスメント並
列トランジスタＱ１４ｆ−１第１のデグレシ、ン負荷イ
ンバータＤ■ｌの出力で駆動される。その結果スイッチ
ング速度はデグレシ、ントランジスタＱ１２の低電流状
態においても減少しない。したがって、エン７アンスメ
ントトランジスタＱ１３がそのダートにおけるＬレベル
によってターンオフにされる時、結果的にほんの少しの
電流しかこのインバータに流れない時、ダートにおける
Ｈレベルにより丁度ターン・−オンになり次エンファン
スメントトランジスタＱ１４はデシレジ、ン出力トラン
ジスタＱＩＯのｆ−）キャノやシタンスを充電する作用
を行なう。
＃！２０躯動段駆動は同様な方法でエンファンスメント
出力トランジスタＱ１１′と関連する。
出力トランジスタＱ１１′と関連する。
それは第３のデグレシ、ン負荷インバータ０１３により
構成され、そのデルシ、ントランジスタＱ１５には第２
のエンファンスメント並列トランジスタＱ１７が並列に
接続され、それは電源電圧ＶＤと接地点間に接続されて
いる。第２のエンファシスメン１４列）ランジスタＱ１
７のｒ−）はデプレ゛シ、ントラ□ンジスタＱ１５のｒ
−トと接続され、インバータ２を介して入力端子１から
駆動されている。それと反対に第３のチクレジ、ン負荷
インバータＤＩ３のエンファンスメントトランジスタＱ
１６は入力端子１から直接駆動されている。したがって
入力端子１におけるＨレベルはエン２アンスメントトラ
ンジスタＱ１６をオンにさせ、同時に第２のエンファン
スメント並列トランジスタＱＪ７をオフに切換え、デプ
レショントランジスタＱ１５中に高インピーダンス状態
を生じさせる。Ｗ、３のデグレシ、ン負荷インバータＤ
ＩＪの出力端子においてこれは非常に低いＬレベルを生
じ、それはエン７７ンスメント出力トランジスタＱ１１
′が確実にオフに切換えられるようにする。しかしなが
ら、工“ンファンスメントトランジスタＱ１６の入力端
子がＬレベルにあるとき、トランジスタＱ１５．Ｑ１７
は充分な導電状態にノ量イアスされておシ、それ故第３
のデグレシ、ン負荷インバータＤＩＪの出力端ＦｉＨレ
ベルを与え、それは実質上電源電圧ＶＤのレベルと同一
でアリ、エンファンスメント出力トランジスタＱ１１′
は確実にオンに切換えられる。
構成され、そのデルシ、ントランジスタＱ１５には第２
のエンファンスメント並列トランジスタＱ１７が並列に
接続され、それは電源電圧ＶＤと接地点間に接続されて
いる。第２のエンファシスメン１４列）ランジスタＱ１
７のｒ−）はデプレ゛シ、ントラ□ンジスタＱ１５のｒ
−トと接続され、インバータ２を介して入力端子１から
駆動されている。それと反対に第３のチクレジ、ン負荷
インバータＤＩ３のエンファンスメントトランジスタＱ
１６は入力端子１から直接駆動されている。したがって
入力端子１におけるＨレベルはエン２アンスメントトラ
ンジスタＱ１６をオンにさせ、同時に第２のエンファン
スメント並列トランジスタＱＪ７をオフに切換え、デプ
レショントランジスタＱ１５中に高インピーダンス状態
を生じさせる。Ｗ、３のデグレシ、ン負荷インバータＤ
ＩＪの出力端子においてこれは非常に低いＬレベルを生
じ、それはエン７７ンスメント出力トランジスタＱ１１
′が確実にオフに切換えられるようにする。しかしなが
ら、工“ンファンスメントトランジスタＱ１６の入力端
子がＬレベルにあるとき、トランジスタＱ１５．Ｑ１７
は充分な導電状態にノ量イアスされておシ、それ故第３
のデグレシ、ン負荷インバータＤＩＪの出力端ＦｉＨレ
ベルを与え、それは実質上電源電圧ＶＤのレベルと同一
でアリ、エンファンスメント出力トランジスタＱ１１′
は確実にオンに切換えられる。
図は本発明の１実施例のインバータ・バッファの回路図
である。 Ｅ・・・エンファンスメントトランジスタ、Ｄ・・・デ
プレショントランジスタ、ｖｌ・・・前段、Ｔ１゜Ｔ２
・・・駆動段、ＥＳ・・・出力段、Ｅ！・・・エンファ
ンスメント負荷インバータ、ＤＩＪ、ＤＩＪ。 ＤＩＪ・・・デプレシ、ン負荷インバータ、２・・・イ
ンバータ、Ｖ、・・・電源電圧、Ｖｌ・・・補助電圧。
である。 Ｅ・・・エンファンスメントトランジスタ、Ｄ・・・デ
プレショントランジスタ、ｖｌ・・・前段、Ｔ１゜Ｔ２
・・・駆動段、ＥＳ・・・出力段、Ｅ！・・・エンファ
ンスメント負荷インバータ、ＤＩＪ、ＤＩＪ。 ＤＩＪ・・・デプレシ、ン負荷インバータ、２・・・イ
ンバータ、Ｖ、・・・電源電圧、Ｖｌ・・・補助電圧。
Claims (1)
- 【特許請求の範囲】 エンファンスメントおよびデルシ、ン絶縁ｆｆ−）電界
効果トランジスタを使用し、電源電圧（Ｖｏ ）と接地
点との間に被制御電流路が直列に接続されている２個の
トランジスタ（Ｑ ７ ｏ。 ＱＩＪ’）より成り、電源電圧（ＶＤ）に接続されたト
ランジスタがデプレション出力トランジスタ（ＱＩＯ）
である出力段（ａＳ）を具備するモノリシ、り集積イン
ノ々−タ・ノ４．ファにおいて、 前段（ｖｌ）は電源電圧（ＶＤ ）とそれと反対極性の
補助電圧（Ｖｌ ）との間に接続されているエンファン
スメント負荷インノ々−タ（ＥＩ）および第１のデシレ
ジ、ン負荷インノ４−タ（ＤＩｌ）とより成り、デプレ
ション並列トランジスタＣＱ６”）がエンファンスメン
ト負荷インノ１−タ（ＥＩ）の補助電圧（ｖｌ）に接続
されたエンファンスメントトランジスタ（Ｑ７）と並列
に接続され、第１のデプレション負荷インバータ（ＤＩ
Ｉ）のデシレジ、ントランジスタＣＱ８＞が電源に接続
さ′れ、補助電圧（ｖｌ）に接続されたエンファンスメ
ントトランジスタ（Ｑ７）のｆｆ−）およびドレインが
それぞれ第１のデプレション負荷インバータ（ＤＩＩ）
のエンファンスメントトラレジスタ（Ｑ９）のドレイン
およびｒ−）に接続され； 出力段（ｉｓ）ｔｉ電源電圧（ＶＤ）に接続されたデプ
レション出力トランジスタ（ＱＪ））と接地されたエン
ファンスメント出力トランジスタＣＱＩＩ′）とよ多構
成され、それら出力トランジスタのダートはそれぞれ第
１の駆動段（Ｔ１）および第２の駆動段（Ｔ２）の出力
端子に接続されておシ； デシレジ、ン出力トランジスタ（ＱＪＯ）に関連する第
１の駆動段（Ｔ１）は電源電圧（Ｖｏ）と補助電圧（Ｍ
ｌ ）との間に接続さ五た第２の７７ｓｖシ、ン負荷イ
ンバータ（ＤＩｊ）によって構成され、そのデプレショ
ントランジスタ＜Ｑ１２）は第１のデプレション負荷イ
ンバータ（ＤＩＪ）の出力端子にダートが接続されてい
る第１のエンファンスメント並列トランジスタ（ＱＪ４
）と並列に接続され、デプレショントランジスタＣＱ１
２）のダートは出力端子に接続サレ、エンファンスメン
トトランジスタＣＱＪ３）のグー）は第１のデプレショ
ン負荷インバータ（ＤＩＪ）のエンファンスメントトラ
ンジスタ（Ｑ９）のダートに接続され；エンファンスメ
ント出力トランジスタＣＱＩＩ’）と関連する第２の駆
動段（Ｔ２）は電源電圧（Ｖｏ ）と接地電位との間に
接続され九＃！３のデプレション負荷インバータ（Ｄ１
．？）よυ取込そのデプレショントランジスタ（ＱＪ５
）は第２のエンファンスメント並列トランジスタ（ＱＪ
７）と並列に接続され； 入力端子（１）は第１のデプレション負荷インバータ（
ＤＩＪ）のデプレショントランジスタ（Ｑ８）のダート
および第３のデプレション負荷インバータ（ＤＩＪ）の
エンファンスメントトランジスタ（Ｑ１６）のｆ−）に
直接接続されると共に、インバータ（２）を経由してエ
ンファンスメント負荷インバータ（ＩＩ ）のエン７ア
ンスメントトランジスタ（Ｑ５ ）のｒ −トおよび第
３のデプレション負荷インバータ（ＤＩＪ）のデシレジ
、ントランジスタ（Ｑ７５）のダートならびに第２のエ
ンファンスメント並列トランジスタ（ＱＪ７）のダート
に接続されていることを特徴とするモノリシック集積イ
ンバータ直バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE31464858 | 1981-11-24 | ||
| DE19813146485 DE3146485A1 (de) | 1981-11-24 | 1981-11-24 | "monolithisch integrierter puffer-inverter" |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897921A true JPS5897921A (ja) | 1983-06-10 |
Family
ID=6147049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20380782A Pending JPS5897921A (ja) | 1981-11-24 | 1982-11-22 | モノリシツク集積インバ−タ・バツフア |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS5897921A (ja) |
| DE (1) | DE3146485A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19535541A1 (de) * | 1995-09-25 | 1997-03-27 | Siemens Ag | Schaltungsanordnung zum Ansteuern eines Depletion-MOSFET |
-
1981
- 1981-11-24 DE DE19813146485 patent/DE3146485A1/de not_active Withdrawn
-
1982
- 1982-11-22 JP JP20380782A patent/JPS5897921A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE3146485A1 (de) | 1983-06-01 |
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