JPS59100616A - 符号の遅延制御方式とその回路 - Google Patents
符号の遅延制御方式とその回路Info
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- JPS59100616A JPS59100616A JP57209582A JP20958282A JPS59100616A JP S59100616 A JPS59100616 A JP S59100616A JP 57209582 A JP57209582 A JP 57209582A JP 20958282 A JP20958282 A JP 20958282A JP S59100616 A JPS59100616 A JP S59100616A
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- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は例えばＰＮ符号（擬似ランダム符号）等のディ
ジタル符号の位相を遅延制御する回路に関するものであ
る。
ジタル符号の位相を遅延制御する回路に関するものであ
る。
ディジタル符号の位相を遅延制御することは、例えば電
子的測距システムに於いて主局と従局の測距信号の同期
をとる際等、種々の電子装置に於いて必要である。
子的測距システムに於いて主局と従局の測距信号の同期
をとる際等、種々の電子装置に於いて必要である。
本発明はかかる電子装置に於いて、符号の種類（パター
ン）にかかわらず正確に必要な量だけ当該符号の位相を
遅延制御できる遅延回路を提供することを目的とする。
ン）にかかわらず正確に必要な量だけ当該符号の位相を
遅延制御できる遅延回路を提供することを目的とする。
以下、実施例によって、本発明の詳細な説明する。
第１図は本発明の実施例を示すブロック図、第２図は当
該実施例のタイムチャートである。
該実施例のタイムチャートである。
Ｄ−１は例えばＮ段のカウンタで構成され、後述のラン
ダムアクセスメモリのアクセスすべきアドレスを指定す
るためのアドレスカウンタ（ＡＤＲＣＮＴＲ）、Ｄ−２
は例えばＮ段のカウンタで構成され、符号の遅延させる
べき位相値を設定するだめのアップダウンカウンタ（Ｕ
／ＤＣＮＴＲ）、Ｄ−３は例えばバイナリアダーで構成
され、上記アドレスカウンタＤ−１の出力値と上記アッ
プダウンカウンタＤ−２の出力値とを加算するアダー（
ＡＤＤ）、Ｄ−４は上記アドレスカウンタＤ−１の出力
値と上記アダーＤ−３の出力値とを切換制御し、交互に
後述のランダムアクセスメモリに供給するマルチプレク
サ（ＭＰＸ）、Ｄ−５は上記マルチプレクサＤ−４を介
して供給されるアドレスカウンタＤ−１の出力及び上記
バイナリアダーＤ−３の出力により指定されたアドレス
に入力された符号を記憶し、又は上記指定されたアドレ
スから記憶されている符号を出力するランダムアクセス
メモリ（ＲＡＭ、以下メモリという。）である。
ダムアクセスメモリのアクセスすべきアドレスを指定す
るためのアドレスカウンタ（ＡＤＲＣＮＴＲ）、Ｄ−２
は例えばＮ段のカウンタで構成され、符号の遅延させる
べき位相値を設定するだめのアップダウンカウンタ（Ｕ
／ＤＣＮＴＲ）、Ｄ−３は例えばバイナリアダーで構成
され、上記アドレスカウンタＤ−１の出力値と上記アッ
プダウンカウンタＤ−２の出力値とを加算するアダー（
ＡＤＤ）、Ｄ−４は上記アドレスカウンタＤ−１の出力
値と上記アダーＤ−３の出力値とを切換制御し、交互に
後述のランダムアクセスメモリに供給するマルチプレク
サ（ＭＰＸ）、Ｄ−５は上記マルチプレクサＤ−４を介
して供給されるアドレスカウンタＤ−１の出力及び上記
バイナリアダーＤ−３の出力により指定されたアドレス
に入力された符号を記憶し、又は上記指定されたアドレ
スから記憶されている符号を出力するランダムアクセス
メモリ（ＲＡＭ、以下メモリという。）である。
アドレスカウンタＤ−１は、これに加えられるクロック
信号により常時カウントダウンしており、このアドレス
カウンタＤ−１の並列出力１はアダーＤ−３及びマルチ
プレクサＤ−４に入力されている。一方、アップダウン
カウンタＤ−２にも上記アドレスカウンタＤ−１と供通
の位相のクロック信号が供給されており、その並列出力
２はアダーＤ−３に入力されている。
信号により常時カウントダウンしており、このアドレス
カウンタＤ−１の並列出力１はアダーＤ−３及びマルチ
プレクサＤ−４に入力されている。一方、アップダウン
カウンタＤ−２にも上記アドレスカウンタＤ−１と供通
の位相のクロック信号が供給されており、その並列出力
２はアダーＤ−３に入力されている。
このアップダウンカウンタＤ−２へのクロック信号は、
被制御符号に与えるべき必要ガ遅延量に対応するだけが
入力され、以後は停止する。
被制御符号に与えるべき必要ガ遅延量に対応するだけが
入力され、以後は停止する。
アダーＤ−３は上記アドレスカウンタＤ−１の並列出力
１とアップダウンカウンタＤ−２の並列出力２の加算値
である並列出力３を出力する。マルチプレクサＤ−４に
は上記アドレスカウンタＤ−１の並列出力１と上記アダ
ーＤ−３の並列出力３とが入力されており、当該マルチ
プレクサＤ−４からは、切換信号７により上記並列出力
１と３とが交互に現われる並列出力４が出力される。
１とアップダウンカウンタＤ−２の並列出力２の加算値
である並列出力３を出力する。マルチプレクサＤ−４に
は上記アドレスカウンタＤ−１の並列出力１と上記アダ
ーＤ−３の並列出力３とが入力されており、当該マルチ
プレクサＤ−４からは、切換信号７により上記並列出力
１と３とが交互に現われる並列出力４が出力される。
上記切換信号７はメモＩＪ Ｄ −５の書込み及び読出
しの制御も行うものであり、メモリＤ−５はマルチプレ
クサＤ−４からの並列出力４により書込みアドレスと読
出しアドレスが順次交互に指定され、被制御符号５の指
定アドレスへの書込みと出力符号６の指定アドレスから
の読出しとが交互に行なわれる。
しの制御も行うものであり、メモリＤ−５はマルチプレ
クサＤ−４からの並列出力４により書込みアドレスと読
出しアドレスが順次交互に指定され、被制御符号５の指
定アドレスへの書込みと出力符号６の指定アドレスから
の読出しとが交互に行なわれる。
マルチプレクサＤ−４の切換制御とメモリＤ−５の曹込
み／読出し制御とは同じ信号７で行なわれるので、マル
チプレクサＤ−４の並列出力４が、例えばアドレスカウ
ンタＤ−１の並列出力１側に切換ったときに被制御符号
５のメモＩＪ Ｄ −５への書込みを行ない、上記並列
出力４がアダーＤ−３の並列出力２側に切換ったときに
メモリＤ−５からの出力符号６の読出しを行うように設
定すると、前記アドレスカウンタＤ−１の並列出力１で
指定されたアドレスに書込まれた符号は前記アップダウ
ンカウンタＤ−２の並列出力２に対応する位相だけ異っ
た（遅延した）時点で読み出されることとなる。
み／読出し制御とは同じ信号７で行なわれるので、マル
チプレクサＤ−４の並列出力４が、例えばアドレスカウ
ンタＤ−１の並列出力１側に切換ったときに被制御符号
５のメモＩＪ Ｄ −５への書込みを行ない、上記並列
出力４がアダーＤ−３の並列出力２側に切換ったときに
メモリＤ−５からの出力符号６の読出しを行うように設
定すると、前記アドレスカウンタＤ−１の並列出力１で
指定されたアドレスに書込まれた符号は前記アップダウ
ンカウンタＤ−２の並列出力２に対応する位相だけ異っ
た（遅延した）時点で読み出されることとなる。
第２図は以上の様子をタイムチャートに示したものであ
り、入力された符号をクロック信号の１周期に対応する
位相だけ遅らせて出力させる場合（すなわち、アップダ
ウンカウンタＤ −２の並列出力２の値を１ｌｌｊｌ
とした場合）を示している。尚、出力符号６で欠落して
いる部分（点線で表現する部分）は当該符号遅延制御回
路の後段に適宜公知のサンプリング回路で修正すること
が可能である。
り、入力された符号をクロック信号の１周期に対応する
位相だけ遅らせて出力させる場合（すなわち、アップダ
ウンカウンタＤ −２の並列出力２の値を１ｌｌｊｌ
とした場合）を示している。尚、出力符号６で欠落して
いる部分（点線で表現する部分）は当該符号遅延制御回
路の後段に適宜公知のサンプリング回路で修正すること
が可能である。
尚、第２図に於いて、アドレスカウンタＤ−１の並列出
力１とアップダウンカウンタＤ−２の並列出力２とは当
該カウンタのＬＳＢ信号で代表して示し、又″１＃〜＃
６″は当該カウンタの値を１０進表示で示したものであ
り、これはメモリＤ−５のアドレス指定となる数値とな
る。
力１とアップダウンカウンタＤ−２の並列出力２とは当
該カウンタのＬＳＢ信号で代表して示し、又″１＃〜＃
６″は当該カウンタの値を１０進表示で示したものであ
り、これはメモリＤ−５のアドレス指定となる数値とな
る。
以上に説明したように、本発明は、メモＩＪ １）＝５
の出力には入力符号５に対してアップダウンカウンタＤ
−２で設定した値に対応する位相だけ遅延した出力符号
６が得られるものであり、遅延量の設定が簡単かつ自由
にでき、しかも正確な遅延量が得られる等本発明は極め
て大きな効果を有する。
の出力には入力符号５に対してアップダウンカウンタＤ
−２で設定した値に対応する位相だけ遅延した出力符号
６が得られるものであり、遅延量の設定が簡単かつ自由
にでき、しかも正確な遅延量が得られる等本発明は極め
て大きな効果を有する。
本発明は、例えばＭ−シーケンス符号等の長い周期のＰ
Ｎ符号を必要な量だけ正確に遅延させるのに適した方式
及び回路を提供するものであるが、ＰＮ符号以外の時系
列信号に対しても応用することが可能である。
Ｎ符号を必要な量だけ正確に遅延させるのに適した方式
及び回路を提供するものであるが、ＰＮ符号以外の時系
列信号に対しても応用することが可能である。
第１図は本発明の実施例の構成を示すブロック図、第２
図は実施例の各部の信号波形を示すタイムチャートであ
る。 （主な記号） Ｄ−１・・・アドレスカウンタ（第１のカウンタ）Ｄ−
２・・・アップダウンカラン・り（第２のカウンタ）Ｄ
−３・・・アダー Ｄ−４・・・マルチプレクサ Ｄ−５・・・ランダムアクセスメモリ。 第１図 １２） 第２図 Ｈ：ハイレベル、 Ｌ−ローしベル Ｗ ：１１ 込にタイミング、 Ｒｎ１ｔ出しタイミ
レグ手続補正書 特許庁長官若杉和夫 殿 １、事件の表示 昭和ダ■年特 許願第ＺＯフ′；′ｇ２−号３、補正を
する者 事件との関係 出 願 人 ４、代理人 住 所 東京都千代田区丸の内２丁目６番２号丸の内
へ重洲ビル３３０ｆｉ ７、補正の対象 ＩｌｌＮｍ四の発明の詳細な説明の棚 ８、補正の内容 別紙のとおり 補 正 書 本願明細書中下記事項を補正いたします。 記 １、第４頁８行目に 「供通」とあるを 「共通」と訂正する。 ２、第５頁下から５行目に 「並列出力２１則」とあるを 「並列出力３側」と訂正する。 ９２−
図は実施例の各部の信号波形を示すタイムチャートであ
る。 （主な記号） Ｄ−１・・・アドレスカウンタ（第１のカウンタ）Ｄ−
２・・・アップダウンカラン・り（第２のカウンタ）Ｄ
−３・・・アダー Ｄ−４・・・マルチプレクサ Ｄ−５・・・ランダムアクセスメモリ。 第１図 １２） 第２図 Ｈ：ハイレベル、 Ｌ−ローしベル Ｗ ：１１ 込にタイミング、 Ｒｎ１ｔ出しタイミ
レグ手続補正書 特許庁長官若杉和夫 殿 １、事件の表示 昭和ダ■年特 許願第ＺＯフ′；′ｇ２−号３、補正を
する者 事件との関係 出 願 人 ４、代理人 住 所 東京都千代田区丸の内２丁目６番２号丸の内
へ重洲ビル３３０ｆｉ ７、補正の対象 ＩｌｌＮｍ四の発明の詳細な説明の棚 ８、補正の内容 別紙のとおり 補 正 書 本願明細書中下記事項を補正いたします。 記 １、第４頁８行目に 「供通」とあるを 「共通」と訂正する。 ２、第５頁下から５行目に 「並列出力２１則」とあるを 「並列出力３側」と訂正する。 ９２−
Claims (1)
- 【特許請求の範囲】 １ 遅延制御すべき符号列をメモリのアドレスに順次書
込み、当該メモリの書込みアドレスとは異ったアドレス
から、当該アドレスに記憶されている符号を順次読み出
して符号列を出力するようにした符号の遅延制御方式。 ２ クロック信号の入力で入力された符号の書込み及び
記憶された符号の読出しが行なわれるランダムアクセス
メモリと、上記クロック信号の入力で上記ランダムアク
セスメモリのアクセスすべきアドレスを順次指定する第
１のカウンタと、上記入力された符号の遅延位相値を設
定する第２のカウンタと、上記第１のカウンタの出力値
と上記第２のカウンタの出力値とを加算するアダーと、
上記第１のカウンタの出力値と上記アダーの出力値とを
上記クロック信号に同期して切換え、上記ランダムアク
セスメモリに交互に供給することＫよシ上記ランダムア
クセスメモリの符号書込みアドレスと符号読出しアドレ
スとを交互に指定するマルチプレクサでなる符号の遅延
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209582A JPS59100616A (ja) | 1982-11-30 | 1982-11-30 | 符号の遅延制御方式とその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209582A JPS59100616A (ja) | 1982-11-30 | 1982-11-30 | 符号の遅延制御方式とその回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59100616A true JPS59100616A (ja) | 1984-06-09 |
Family
ID=16575214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209582A Pending JPS59100616A (ja) | 1982-11-30 | 1982-11-30 | 符号の遅延制御方式とその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100616A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157115A (ja) * | 1984-08-29 | 1986-03-24 | Fujitsu Ltd | デ−タ遅延回路 |
| JPH10145332A (ja) * | 1996-11-13 | 1998-05-29 | Nec Corp | 拡散符号の位相シフト回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5592012A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Variable delay circuit |
-
1982
- 1982-11-30 JP JP57209582A patent/JPS59100616A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5592012A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Variable delay circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157115A (ja) * | 1984-08-29 | 1986-03-24 | Fujitsu Ltd | デ−タ遅延回路 |
| JPH10145332A (ja) * | 1996-11-13 | 1998-05-29 | Nec Corp | 拡散符号の位相シフト回路 |
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