JPS59102000A - 信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は少なくヒもＩＩ　２チヤンネルある信号処理系
において、それぞれの出力レベルが互いにほぼ等しいレ
ベルを保つ様にする信号処理回路に関し、とくにステレ
オの右チャンネル、左チャンネルの所定期間の平均信号
レベルを同一にする信号処理回路に関する。

ここで、前記ステレオの信号処理手段の従来例について
説明する。第１図がこの従来例を示す図である。第１図
において例えば端子Ａ、Ｂがそれぞれ右チヤンネル入力
及び出力端子で、１は増幅器である。又、端子Ｃ，Ｄが
それぞれ左チヤンネル入力及び出力端子で、２は増幅器
である。第１図の従来例ではそれぞれの出力端子に出力
される信号平均レベルを同一とする場合、可変抵抗器３
゜４を調整して行なわれる。従って、これは手動操作で
あシ、第一に調整が複雑であり、第二に調整があまルｌ
正確でないという欠点がある。

本発明の目的は、前記従来の欠点をなくシ、自動調整が
正確にできる信号処理回路を提供するととにある。

本発明の信号処理回路は、二つの入力信号のそれぞれを
増幅し制御信号により利得が変化する可変利得増幅回路
と、前記入力信号のそれぞれの強度を検出する整流回路
と、前記整流回路の一方の出力を他の出力と比較する比
較回路と、前記比較回路の出力に所定の時間遅れを与え
て前記制御信号とする時定数回路とを有し、前記可変利
得増幅回路の平均出力レベルが互いにほぼ等しくなる様
に制御することを特徴とする。

ここで、本発明の実施例を第２図、第３図を用いて説明
する。１０５，１０６は可変利得増幅回路、１０１，１
０２は整流回路、１０３は比較回路、１０４は時定数回
路である。第２図において、第一に、右チヤンネル入力
端子Ａに印加される入力信号平均レベルＶＲと、左チヤ
ンネル入力端子Ｂに印加される入力信号平均レベルＶＬ
が同一のとき（即ち（１）式のとき）、右、左チャンネ
ルの出力端子Ｂ、Ｄの信号平均レベル（各々ＶＲＯ、Ｖ
ＬＯ）が同一レベルとなる様に増幅器１，２と、整流回
路１０１．１０２と比較回路１０３と時定数回路１０４
からなる利得制御回路によって可変利得増幅回路１０５
，１０６が制御される。

今ここで、増幅器１と整流回路１０１の電圧利得和と増
幅器２と整流回路１０２の電圧利得和が同一とすれは、
右チャンネルの可変利得増幅回路１０５の電圧利得Ａｖ
Ｒと左チャンネルの可変利得増幅回路１０６の電圧利得
ＡＷＬは互いに等しく（２）式で表わされる。

ｖＲ＝ｖＬ　　　　　　　　　・・・・・・・・・・・
・・・・（１）式ＡｖＲ＝ＡｖＬ　　　　　　　　・・
・・・・・・・・・・・・・（２）式従って、出力端子
Ｂ、Ｄの信号平均レベル（ＶＲＯＶＬＯ）は（３）式と
なる。

ｖｉｔｏ　＝　ＶＬＯ・・・・・・・・・・・・・・・
（３）式第二に、前記ＶＢとｖＬが等しくなく一方が他
方より大きいときｓ　　ｖＲとｖＬの関係を（４）式で
、表わす。

ＶＲＯ””　ｋ　”　ＶＬＯ・・・・・・・・・・・・
・・・（４）式（４）式で、ｋは正の実数で、しかも１
ではない任意の係数である。このとき、可変利得増幅回
路の電圧利得は（５）式で示される様に前記利得制御回
路によって制御される。

−１・ｍ１・・・・・（５）弐 ＡｖＲ−丁１ＡｖＬ ところで、増幅器１，２の電圧利得は互いに等しいとし
ているので（６）式が成立する。

ＶＲＯ＝　ＶＬＯ・・・・・・・・・・・・（６）式す
なわち、（６）式が常に成立する様に増幅器１，２と整
流回路１０２，１０３と比較回路１０３と時定数回路か
ら成る利得制御回路によって、可変利得増幅器１０５，
１０６の電圧利得が制御される様にする。増幅器１，２
は各々整流回路１０２゜１０３の整流効率を高める為に
接続されているが必ずしも必要でない。

又、時定数回路は、音声信号の瞬時レベルに対して、可
変利得増幅回路１０５．１０６が動作しない様な充分大
きな時定数を持つ様に設定され通常ＩＱＱｍｓｅｃ以上
のローパスフィルタで構成される。この時定数は入力信
号の周波数成分のうち最下限の周波数の周期以上に選ば
れる。

第３図で、Ｅは電源端子である。第３図で端子Ａに入力
される右チャンネル信号ｖＲは結合コンデンサＣｌ０Ｉ
　、ＣｌＯ２を介して、抵抗Ｒ１０２゜Ｒ１０３，Ｒ１
０４とトランジスタＱ１０２とコンデンサＣｌＯ３から
なる整流回路に伝送されもこの整流回路はトランジスタ
Ｑ１０２が、コンデンサＣｌＯ３の充電と放電の期間で
各々導通と非導通になることを利用した半波整流作用を
行なう。

他方、端子Ｃに入力される左チャンネル信号’ＶＬは、
前記右チャンネル信号ｖＲの場合と全く同様にして、給
金コンデンサＣ２０１、Ｃ２０２と、抵抗Ｒ２０２，Ｒ
２Ｏ３，Ｒ２０４及びコンデンサＣ２０３及びトランジ
スタＱ２０２からなる整流回路に伝送される。

前記整流回路を通して整流された各々、右チャンネルと
左チャンネルの整流信号はトランジスタＱ１０３゜Ｑ１
０４．Ｑ１０５．Ｑ１０６．Ｑ１０７及び定電流源■１
０１からなる第１の比較回路と、トランジスタＱ２０３
　、Ｑ２０４　、Ｑ２０５　、Ｑ２０６　、Ｑ２０７及
び定電流ＱＱＩ２＝０１からなる第２の比較回路とに印
加される。さらに前記右チャンネル、左チャンネルの整
流信号は、時定数を決定するコンデンサＣｌＯ４，Ｃ２
Ｏ４を介してトランジスタＱＩＯＩ、Ｑ２０１のベース
に印加される。ここでトランジスタＱＩＯＩ。

Ｑ２０１はベースとエミッタ間が順方向バイアスが加わ
った場合、コレクタとアースに接続されたエミッタとの
間の交流インピーダンスが小さくなる特性があシ、しか
も前記順方向バイアスの大、小でその交流インピーダン
スが犬、小に変化する。従って、第３図抵抗Ｂ１０１（
又はＲ２０１）と、トランジスタＱＩＯＩ（又はＱ２０
１）のコレクタ・エミッタ間交流インピーダンスとによ
って利得制御を行なうことができる。

さて、ここで端子Ａに印加される信号■□の平均電圧レ
ベルＶＲに対して端子Ｃに印加される信号ｖＬの平均電
圧レベルマＬが太きいと仮定すると整流回路のトランジ
スタＱ１０２のエミッタ電圧レベルに対してトランジス
タＱ２０２のエミッタ電圧レベルが犬きくなり、従って
比較回路のトランジスタＱ２０４．Ｑ２０７とＱ２０１
が４萌し、抵抗１ｌｏ１とトランジスタＱ２０１による
利得制御が動作し、左チヤンネル出力端子りの出力信号
レベルは小さく抑えられる。他方、この場合比較回路ト
ランジスタＱｌ（Ｊ３．Ｑ１０７とＱ１０１は非導通又
は、それに近い状態となり、抵抗Ｒ１０１とトランジス
タによる利得制御は動作しない、又はそれに近い状態と
なるので右チヤンネル出力端子Ｂのレベルは前記端子り
の出力信号レベルに比較して小さく抑えられることはな
い。

この桶にして、どちらか（右チャンネル又は左チャンネ
ルの平均電圧レベル）が大きいときに前記利得制御が動
作して、それぞれ右チャンネルと左チャンネルの平均電
圧レベルが同一になる様に動作する。

第３図で、時定数を決定するコンデンサＣｌＯ４゜Ｃ２
Ｏ４の静電容量値は通常トランジスタＱＩＯＩ。

Ｑ２０１のベースに伝送される整流信号の立上がり又は
立下がシの時定数が入力信号の周期に対して通常充分大
きく設定される。

以上述べてきたように本発明によれば左右の信号レベル
を正確にしかも自動的に保持することができる。

【図面の簡単な説明】

第１図は従来の信号処理回路を示す回路図、第２図、第
３図は本発明の実施例を示すブロック図。 回路図である。 Ａ・・・・・・右チヤンネル入力端子、Ｂ・・・・・・
右チヤンネル出力端子、Ｃ・・・・・・左チヤンネル入
力端子、Ｄ・・・・・・左チヤンネル出力端子、Ｅ・・
・・・・電源端子、■。 ２・・・・・・増幅器、３，４・・・・・・可変抵抗器
、　　１０５，１０６・・・・・・可変利得増幅回路、
１０１．１０２・・・・・・整流回路、１０３・・・・
・比較回路、１０４・・・・・・時定数回路。 ｖＲ＋　Ｖｌ、、　”””入力信号、　Ｃｌ０Ｉ　、　
Ｃ１０２，ＣｌＯ３゜ＣｌＯ４，Ｃ２０１，Ｃ２０２，
Ｃ２０３，Ｃ２Ｏ４・・・・・・コンデンサ、几１０１
　、　Ｒ１０２、几１０３　、　Ｒ１０４゜Ｒ２０１、
Ｒ２０２、Ｒ２Ｏ３、Ｒ２０４・・・・・・抵抗、工１
０１　、　Ｉ　２０１・・・・・・定電流源、ＱＩＯＩ
　、Ｑ１０２　、Ｑ１０３゜Ｑ１０４　、　Ｑ１０５　
、　Ｑ１０６　、　Ｑ１０７　、　Ｑ２０１　、　Ｑ２
０２　、　Ｑ２０３　、　Ｑ２０４　、　Ｑ２０５　、
　Ｑ２０６　、Ｑ２０７・・・・・・トランジスタ。 第１図 第２　図− ノθ３

Claims (2)

【特許請求の範囲】
1. （１）二つの入力信号のそれぞれを増幅し制御信号によ
   シ利得が変化する可変利得増幅回路と、前記する比較回
   路と、前記比較回路の出力に所定の時間遅れを与えて前
   記制御信号とする時定数回路とを有し、前記可変利得増
   幅回路の平均出力レベルが互いにほぼ等しくなる様に制
   御することを特徴とする信号処理回路。
2. （２）前記時定数回路の時定数を前記入力信号に含まれ
   る周波数成分のうち下限周波数の逆数以上に設定したこ
   とを特徴とする特許請求の範囲第（１）項記載の信号処
   理回路。