JPS59106046A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS59106046A JPS59106046A JP21646582A JP21646582A JPS59106046A JP S59106046 A JPS59106046 A JP S59106046A JP 21646582 A JP21646582 A JP 21646582A JP 21646582 A JP21646582 A JP 21646582A JP S59106046 A JPS59106046 A JP S59106046A
- Authority
- JP
- Japan
- Prior art keywords
- address
- area
- bus
- data bus
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明はマイクロプログラム制御装置に係り、特に２′
）のアドレス空間全簡単に制御できるようにしたマイク
ロプログラム制御方式に関するものである。
）のアドレス空間全簡単に制御できるようにしたマイク
ロプログラム制御方式に関するものである。
（２）従来技術と問題点
従来マイクロプログラム制御装置のアドレス空間の使用
法としては、ソフトエリアの一部分だけを一切替えるバ
ンク切替え方式があるが、この方式によるとソフトエリ
アがいくつかの別のアドレス空間上に分離される。また
、八−ドエリアとソフトエリアが１つのアドレス空間上
に共存しているため、６４キロビットＲＡＭという１つ
のアドレス空間音もつメモリ金使用すると、ハードエリ
アとアドレスが重なった部分に対しては、６４キロピツ
）ＲＡＭは使用されないという欠点があった。
法としては、ソフトエリアの一部分だけを一切替えるバ
ンク切替え方式があるが、この方式によるとソフトエリ
アがいくつかの別のアドレス空間上に分離される。また
、八−ドエリアとソフトエリアが１つのアドレス空間上
に共存しているため、６４キロビットＲＡＭという１つ
のアドレス空間音もつメモリ金使用すると、ハードエリ
アとアドレスが重なった部分に対しては、６４キロピツ
）ＲＡＭは使用されないという欠点があった。
（３）発明の目的
本発明は上記従来の欠点に鑑み、マイクロプログラム制
御装置のアドレス空間として７１−ドエリアとソフトエ
リアを分離することにより、各自由にエリア金使用でき
るようにするマイクロプログラム制御方式を提供するこ
とを特徴とする特許である。
御装置のアドレス空間として７１−ドエリアとソフトエ
リアを分離することにより、各自由にエリア金使用でき
るようにするマイクロプログラム制御方式を提供するこ
とを特徴とする特許である。
（４）発明の構成
そしてこの目的は本発明によればソフト情報の蓄積エリ
アとして用いるランダムアクセスメモリと、該ランダム
アクセスメモリの情報を用いて、命令処理を実行する処
理装置とを含む情報処理システムにおいて、該処理装置
と該メモリ間にアドレス・データバス切替回路を具備し
、かつ、該ランダムアクセスメモリと同一アドレスでハ
ード情報の蓄積エリアとして用いる続出し専用メモリを
設け、該アドレス・データバス切替回路により処理ｉ＆
置からのアドレスバス及びデータバス金該ランダムアク
セスメモリに接続するか、該続出し専用メモリに接続す
るかを切替制御することを特徴とするマイクロプログラ
ム制御方式を提供することによって達成される。
アとして用いるランダムアクセスメモリと、該ランダム
アクセスメモリの情報を用いて、命令処理を実行する処
理装置とを含む情報処理システムにおいて、該処理装置
と該メモリ間にアドレス・データバス切替回路を具備し
、かつ、該ランダムアクセスメモリと同一アドレスでハ
ード情報の蓄積エリアとして用いる続出し専用メモリを
設け、該アドレス・データバス切替回路により処理ｉ＆
置からのアドレスバス及びデータバス金該ランダムアク
セスメモリに接続するか、該続出し専用メモリに接続す
るかを切替制御することを特徴とするマイクロプログラ
ム制御方式を提供することによって達成される。
（５）発明の実施例
以下本発明実施例を図面によって詳述する。
第１図は本発明によるマイクロプログラム制御方式の一
実施例であるブロック構成図であり、同図において、Ｍ
ＰＵはマイクロプロセッサ、Ｂ［ＪＳ−ＯＨＧはアドレ
ス・データバス切ｅｌｌ路、ＲＡＭはソフト処理を行う
情報全有するランダムアクセスメモリ、ＲＯＭは入力製
置等ハード処理を行う情報を有する続出し専用メモリを
それぞれ示す、ＲＡＳＡ子はマイクロプロセッサＭＰＵ
が使用するメモリを同一アドレスで２つのアドレス空間
として選択するため、選択信号として“Ｈ＃（ハイ）レ
ベルト＠Ｌ”（ロー）レベルのパルスを出力する端子で
ある。マイクロプロセッサ°ＭＰＵカラアドレス・デー
タバス切替え回路ＢＵＩ −０ＨＧとの間にはアドレス
バスＡ−Ｂ［ＪＳとデータバスＪ）−Ｂ［ＪＳが設けら
れている。又、アドレス・データバス切替え回路ＢＵＳ
−ＯＨＧとランダムアクセスメモリＲＡ Ｍ、及びアド
レス・データバス切替回路ＢＵＳ−Ｏｆ（Ｇと読出し専
用メモリＲＯＭとの間にそれぞれアドレスへ・Ｂ［Ｔ８
とデータバスＤ−ＢＵＳとが設けられている。マイクロ
プロセッサＭＰＵはこのようにアドレス番データバス回
路ＢＵＳ−ＯＨＧ’ｉ介して２つのアドレス空間により
メモリ装置１ｔ（ＲＡＭ、ＲＯＭ）のいずれかを選択し
ｆ−夕の書き込み、読み出しを行っている。
実施例であるブロック構成図であり、同図において、Ｍ
ＰＵはマイクロプロセッサ、Ｂ［ＪＳ−ＯＨＧはアドレ
ス・データバス切ｅｌｌ路、ＲＡＭはソフト処理を行う
情報全有するランダムアクセスメモリ、ＲＯＭは入力製
置等ハード処理を行う情報を有する続出し専用メモリを
それぞれ示す、ＲＡＳＡ子はマイクロプロセッサＭＰＵ
が使用するメモリを同一アドレスで２つのアドレス空間
として選択するため、選択信号として“Ｈ＃（ハイ）レ
ベルト＠Ｌ”（ロー）レベルのパルスを出力する端子で
ある。マイクロプロセッサ°ＭＰＵカラアドレス・デー
タバス切替え回路ＢＵＩ −０ＨＧとの間にはアドレス
バスＡ−Ｂ［ＪＳとデータバスＪ）−Ｂ［ＪＳが設けら
れている。又、アドレス・データバス切替え回路ＢＵＳ
−ＯＨＧとランダムアクセスメモリＲＡ Ｍ、及びアド
レス・データバス切替回路ＢＵＳ−Ｏｆ（Ｇと読出し専
用メモリＲＯＭとの間にそれぞれアドレスへ・Ｂ［Ｔ８
とデータバスＤ−ＢＵＳとが設けられている。マイクロ
プロセッサＭＰＵはこのようにアドレス番データバス回
路ＢＵＳ−ＯＨＧ’ｉ介して２つのアドレス空間により
メモリ装置１ｔ（ＲＡＭ、ＲＯＭ）のいずれかを選択し
ｆ−夕の書き込み、読み出しを行っている。
第２図は本発明におけるＭＰＵに対し、２つのアドレス
空間全制御するためマイクロプロセッサＭＰσにてＨＡ
Ｓという出力ビン１本と、ＨＡ。
空間全制御するためマイクロプロセッサＭＰσにてＨＡ
Ｓという出力ビン１本と、ＨＡ。
ＳＡという命令コード２つを追加し、それからの関係を
示したタイムシーケンス図である。
示したタイムシーケンス図である。
ハードアドレス（ＨＡ）命令を実行すると、それ以降の
命令においてオペランドに示されるアドレスは、すべて
ハードエリアのアドレスとみてアドレス情報（ＸＸ）が
到来するとＭＰＵのＨＡＳＡ子より、゛Ｌルベルのパル
スを出力する。ソフトアドレス（ＳＡ）命令全実行する
と、それ以降の命令においてオペランドに示されるアド
レスは、すべてソフトエリアのアドレスとみてＭＰＨの
ｆ（Ａ１３端子は＠Ｈ″レベルに保たれる。
命令においてオペランドに示されるアドレスは、すべて
ハードエリアのアドレスとみてアドレス情報（ＸＸ）が
到来するとＭＰＵのＨＡＳＡ子より、゛Ｌルベルのパル
スを出力する。ソフトアドレス（ＳＡ）命令全実行する
と、それ以降の命令においてオペランドに示されるアド
レスは、すべてソフトエリアのアドレスとみてＭＰＨの
ｆ（Ａ１３端子は＠Ｈ″レベルに保たれる。
第３図はアドレスデータバス切替回路ＢＵＢ−ＯＨＧ′
ｔ−実際に回路素子で組んだ一例である。第３図（ａ）
はアドレスバス用としてソフトエリア（ＲＡＭ）又はｌ
−ドエリア（ＲＯＭ）のアドレスバス切替回路、第３図
＜ｂ＞はデータバス用としてソフトエリア（ＲＩＭ）又
は・・−ドエリア（ＲＯＭ）のデータバス切替回路を示
す。尚Ｓはソフト指示端子、Ｈはリード指示端子金示す
。第３図＋ａ）のアドレスバス用としては１６組、第３
図（ｂ）のデータバス用としては８組の回路が必要であ
る。Ｈ八日が“■“レベルのときは、ＭＰＵと８がりな
がり、ｌＩレベＭのときは、ＭＰＵと■がつながる。よ
って、Ｈ八、ＳＡ命令のところで説明したように、ＨＡ
命命令性行以降ＲＡＳ端ｆより＠Ｌ″レベルのパルスが
出力されるため、ＭＰＵからのアドレス、データバスは
ＲＯＭ、Ｒ１！ｔＧ（ハードエリア）とつながる、また
、ＳＡＡ令実行以降はＨへｓ１４＋が６Ｈ”レベルに保
たれるため、ＭＰＵからのアドレス・データバスはＲＡ
Ｍ（ソフトエリア）とつながることになる。
ｔ−実際に回路素子で組んだ一例である。第３図（ａ）
はアドレスバス用としてソフトエリア（ＲＡＭ）又はｌ
−ドエリア（ＲＯＭ）のアドレスバス切替回路、第３図
＜ｂ＞はデータバス用としてソフトエリア（ＲＩＭ）又
は・・−ドエリア（ＲＯＭ）のデータバス切替回路を示
す。尚Ｓはソフト指示端子、Ｈはリード指示端子金示す
。第３図＋ａ）のアドレスバス用としては１６組、第３
図（ｂ）のデータバス用としては８組の回路が必要であ
る。Ｈ八日が“■“レベルのときは、ＭＰＵと８がりな
がり、ｌＩレベＭのときは、ＭＰＵと■がつながる。よ
って、Ｈ八、ＳＡ命令のところで説明したように、ＨＡ
命命令性行以降ＲＡＳ端ｆより＠Ｌ″レベルのパルスが
出力されるため、ＭＰＵからのアドレス、データバスは
ＲＯＭ、Ｒ１！ｔＧ（ハードエリア）とつながる、また
、ＳＡＡ令実行以降はＨへｓ１４＋が６Ｈ”レベルに保
たれるため、ＭＰＵからのアドレス・データバスはＲＡ
Ｍ（ソフトエリア）とつながることになる。
′Ｍ４図はアドレス空間使用のメモリマツプを示す。ソ
フトエリアとハードエリアは同一のアドレス（００００
〜ＩＩＰＩＦ ）＠有（、、、アドレス・テ−タバス切
替回路によりソフトエリア・ハードエリア全それぞれ自
由に１吏用できる。
フトエリアとハードエリアは同一のアドレス（００００
〜ＩＩＰＩＦ ）＠有（、、、アドレス・テ−タバス切
替回路によりソフトエリア・ハードエリア全それぞれ自
由に１吏用できる。
（６）発明の効果
以上、ｎ細に説明したように、゛本発明のマイクロプロ
グラム制御方式はハードエリアとソフトエリア音別々の
アドレス空間上におき、マイクロプロセッサＭＰＵに対
して命令コードを追加することにより、２つのアドレス
空間を簡単に制御でき、６４キロビットＲＡＭの有効利
用とそれによるソフトエリアの拡大とハードおよびソフ
トがそれぞれ１つのアドレス空間全自由に使用できると
いった効果大なるものである。
グラム制御方式はハードエリアとソフトエリア音別々の
アドレス空間上におき、マイクロプロセッサＭＰＵに対
して命令コードを追加することにより、２つのアドレス
空間を簡単に制御でき、６４キロビットＲＡＭの有効利
用とそれによるソフトエリアの拡大とハードおよびソフ
トがそれぞれ１つのアドレス空間全自由に使用できると
いった効果大なるものである。
第１図は本発明によるマイクロプログラム制御方式の一
実施例であるブロック構成図、第２図は本発明にて使用
されるアドレス・データバス切替回路の制御信号のタイ
ムチャート、第３図はアドレスデータバス切替回路の具
体的回路図、第４図は本発明によるアドレス壁間使用の
メモリマツプである。
実施例であるブロック構成図、第２図は本発明にて使用
されるアドレス・データバス切替回路の制御信号のタイ
ムチャート、第３図はアドレスデータバス切替回路の具
体的回路図、第４図は本発明によるアドレス壁間使用の
メモリマツプである。
Claims (1)
- ノット情報の蓄積エリアとして用いるランダムアクセス
メモリと、該ランダムアクセスメモリの情報を用いて命
令処理を実行する処理装置とを含む情報処理システムに
おいて、該処理装置と該メモリ間にアドレス・データバ
ス切替回路を具備し、かつ該ランダムアクセスメモリと
同一アドレスでハード情報の蓄積エリアとして用いる読
出し専用メモリを設け、該アドレス・データバス切替回
路により処理装置からのアドレスバス及びデータノくス
ｋＢＪＬランダムアクセスメモリに接続するか、該続出
し専用メモリに接続するかを切替制御することｔ特徴と
するマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21646582A JPS59106046A (ja) | 1982-12-10 | 1982-12-10 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21646582A JPS59106046A (ja) | 1982-12-10 | 1982-12-10 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59106046A true JPS59106046A (ja) | 1984-06-19 |
Family
ID=16688895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21646582A Pending JPS59106046A (ja) | 1982-12-10 | 1982-12-10 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106046A (ja) |
-
1982
- 1982-12-10 JP JP21646582A patent/JPS59106046A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59106046A (ja) | マイクロプログラム制御方式 | |
| JPS586970B2 (ja) | Ｒｏｍアドレスのシ−ケンス制御方式 | |
| JPS6269317A (ja) | マイクロプロセツサ | |
| JPS61272850A (ja) | メモリカ−ド | |
| JPS63195749A (ja) | リ−ドオンリ−メモリの選択信号制御方式 | |
| JPS6064527A (ja) | 直列デ−タの間引方式 | |
| JPS6143367A (ja) | レジスタ制御方式 | |
| JPS62174845A (ja) | メモリ選択制御回路 | |
| JP3062513B2 (ja) | マイクロプロセッサ | |
| JPH0740229B2 (ja) | 割り込み入力信号制御方式 | |
| JPH0330169B2 (ja) | ||
| JPS6341966A (ja) | 直接メモリアクセス転送装置 | |
| JPS6260034A (ja) | ストア−ドプログラム方式制御装置 | |
| JPH0511330B2 (ja) | ||
| JPH02209010A (ja) | タイミングパルス生成回路 | |
| JPS6298761A (ja) | 半導体装置 | |
| JPS5977557A (ja) | ビツトアクセス回路 | |
| JPH01134546A (ja) | 演算処理装置 | |
| JPH05289938A (ja) | メモリアクセス装置 | |
| JPH02153444A (ja) | メモリ制御回路 | |
| JPS61167982A (ja) | メモリ集積回路 | |
| JPH0430775B2 (ja) | ||
| JPS63168729A (ja) | マイクロプロセツサ | |
| JPS6373332A (ja) | マイクロプログラム制御方式 | |
| JPS59142658A (ja) | 共有メモリ−制御方式 |