JPS59107330A - 液晶マトリクスパネルの駆動方法 - Google Patents
液晶マトリクスパネルの駆動方法Info
- Publication number
- JPS59107330A JPS59107330A JP21903582A JP21903582A JPS59107330A JP S59107330 A JPS59107330 A JP S59107330A JP 21903582 A JP21903582 A JP 21903582A JP 21903582 A JP21903582 A JP 21903582A JP S59107330 A JPS59107330 A JP S59107330A
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- Japan
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- liquid crystal
- signal
- drain
- fet
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- Pending
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶マトリクスパネルの駆動方法、更に詳し
くは液晶パネルの一方の基板に走査線及び情報線を多数
互いに絶縁した状態で形成し、これらの線の交差点に薄
膜ＦＥＴ（ＴＰＴ）よシなるスイッチング素子を配し、
このスイッチング素子を開閉して上記各交差点ごとに設
けられた表示！極に表示信号を与え、この部分の液晶を
表示駆動させることにより、画像表示を行なう液晶マト
リクスパネルの駆動方法に関する。
くは液晶パネルの一方の基板に走査線及び情報線を多数
互いに絶縁した状態で形成し、これらの線の交差点に薄
膜ＦＥＴ（ＴＰＴ）よシなるスイッチング素子を配し、
このスイッチング素子を開閉して上記各交差点ごとに設
けられた表示！極に表示信号を与え、この部分の液晶を
表示駆動させることにより、画像表示を行なう液晶マト
リクスパネルの駆動方法に関する。
従来技術
第１図はこの種マトリクスパネルの全体構造を示し、（
１）は前面ガラス透明基板、（２）はこの透明基板（１
）内面全面に被着されたＩＴＯ膜よりなる共通電極、（
３）は液晶層、（４）はガラスフリット、樹脂等よシな
るスペーサでシール材としてもはたらく。
１）は前面ガラス透明基板、（２）はこの透明基板（１
）内面全面に被着されたＩＴＯ膜よりなる共通電極、（
３）は液晶層、（４）はガラスフリット、樹脂等よシな
るスペーサでシール材としてもはたらく。
（５）は背面ガラス透明基板で、その内面に複数本の走
査線Ｘ及び情報線Ｙが互いに絶縁して直交配置されてい
る。（６Ｈ６）・・・は走査線Ｘ、情報線Ｙの各交差点
に、アモルファスシリコンＦＥＴを介して接続された表
示電極である。かかるＦＥＴアレイを利用したマトリク
スパネルの１液晶セルの回路構成は、第２図に示される
。即ちＦＥＴ（Ｑ）のドレインが走査線Ｘに、ゲートが
情報線Ｙに、寸たソース・接地（共通電極（２＋ ＞間
に液晶パネル（ＬＣＤ）が接続される。（０）は液晶パ
ネル（Ｌ ｃＤ）に並列に付加容量として介挿されたコ
ンデンサである しかしかかる構成であれば、上記ＦＥ
Ｔ（Ｑ）として使用されるアモルファスシリコン１’Ｅ
Ｔのオン電流が小さいため液晶パネル容量及び付加容量
を充電するのに時間がかかり、テレビの表示パネルのよ
うにアドレスのタイミングを長くとれない場合には、大
きな障害となっている。
査線Ｘ及び情報線Ｙが互いに絶縁して直交配置されてい
る。（６Ｈ６）・・・は走査線Ｘ、情報線Ｙの各交差点
に、アモルファスシリコンＦＥＴを介して接続された表
示電極である。かかるＦＥＴアレイを利用したマトリク
スパネルの１液晶セルの回路構成は、第２図に示される
。即ちＦＥＴ（Ｑ）のドレインが走査線Ｘに、ゲートが
情報線Ｙに、寸たソース・接地（共通電極（２＋ ＞間
に液晶パネル（ＬＣＤ）が接続される。（０）は液晶パ
ネル（Ｌ ｃＤ）に並列に付加容量として介挿されたコ
ンデンサである しかしかかる構成であれば、上記ＦＥ
Ｔ（Ｑ）として使用されるアモルファスシリコン１’Ｅ
Ｔのオン電流が小さいため液晶パネル容量及び付加容量
を充電するのに時間がかかり、テレビの表示パネルのよ
うにアドレスのタイミングを長くとれない場合には、大
きな障害となっている。
これに対し、ＦＥＴを２段構成とし、アドレスしたタイ
ミングで初段のＦＥＴを駆動して２段目のＮＥＴのゲー
ト容量に充電し、次にアドレスされるまでの１フレーム
の時間を使って、２段目のＦＥＴで液晶容量又は付加容
量を充放電する方法が提案されている。しかし、かかる
方法では、液晶容量又は付加容量の充放電が２段目のＦ
ＥＴのソース・ドレインを通じて行われ、このゲートが
信号電圧に応じて充電されているため、信号が高いレベ
ルから低いレベルに急激に変った場合１走査期間では液
晶容量又は付加容量の電荷が抜けきらず、しばらくは前
歴が残ることとなる。このため信号が急に変っても液晶
にかかる電位は、・これに追随できず、緩漫な変化とな
ってしまう。この関係を第４図に電圧■■電流工■及び
電圧Ｖ■に破線で示す。
ミングで初段のＦＥＴを駆動して２段目のＮＥＴのゲー
ト容量に充電し、次にアドレスされるまでの１フレーム
の時間を使って、２段目のＦＥＴで液晶容量又は付加容
量を充放電する方法が提案されている。しかし、かかる
方法では、液晶容量又は付加容量の充放電が２段目のＦ
ＥＴのソース・ドレインを通じて行われ、このゲートが
信号電圧に応じて充電されているため、信号が高いレベ
ルから低いレベルに急激に変った場合１走査期間では液
晶容量又は付加容量の電荷が抜けきらず、しばらくは前
歴が残ることとなる。このため信号が急に変っても液晶
にかかる電位は、・これに追随できず、緩漫な変化とな
ってしまう。この関係を第４図に電圧■■電流工■及び
電圧Ｖ■に破線で示す。
発明の目的
本発明は、２段構成のＦＥＴを使用して液晶バネ／Ｉ／
を駆動する方法であって、前述したような液晶容量又は
付加容量の緩漫な放電に対策を施し、前歴の抑制をはか
ったものである。
を駆動する方法であって、前述したような液晶容量又は
付加容量の緩漫な放電に対策を施し、前歴の抑制をはか
ったものである。
発明の構成
本発明は、走査線信号をゲートに、情報線信号をドレイ
ン（若しくはソース）に入力する第１ＦＥＴを設け、こ
の第１ Ｆ Ｅ ’Ｉ’のソース（若しくはドレイン）
を第２ＦＥＴのゲートに接続し、情報を第２ＦＥＴのゲ
ート容量に書き込み、かつ蓄積し、この第２ＦＥＴのド
レイン（若しくはソース）に液晶駆動用交流信号をソー
ス（若しくはドレイン）に液晶パネルの表示電極を接続
して、１走査期間を使って液晶パネルの充放電を行なう
駆動方法において、液晶駆動信号として、１走査期間内
に正電位信号及び負電位信号が少なくとも１回以上存在
する交流信号が使用され、上記液晶パネルの容量は、正
電位信号及び負電位信号にて略完全に充、放電されるよ
うその値が設定されたものである。
ン（若しくはソース）に入力する第１ＦＥＴを設け、こ
の第１ Ｆ Ｅ ’Ｉ’のソース（若しくはドレイン）
を第２ＦＥＴのゲートに接続し、情報を第２ＦＥＴのゲ
ート容量に書き込み、かつ蓄積し、この第２ＦＥＴのド
レイン（若しくはソース）に液晶駆動用交流信号をソー
ス（若しくはドレイン）に液晶パネルの表示電極を接続
して、１走査期間を使って液晶パネルの充放電を行なう
駆動方法において、液晶駆動信号として、１走査期間内
に正電位信号及び負電位信号が少なくとも１回以上存在
する交流信号が使用され、上記液晶パネルの容量は、正
電位信号及び負電位信号にて略完全に充、放電されるよ
うその値が設定されたものである。
実施例
第６図において、Ｘｉ、Ｙｊはそれぞれ前述した走査線
及び情報線の各一本である。（Ｑｌ）は走査線Ｘｊ倍信
号■がゲートに、情報線Ｙｊ倍信号■がドレイン（若し
くはソース）に入力される第１ＦＥＴ、（Ｑｌ）は第１
ＦＥＴ（Ｑｌ ）のソース電位（若しくはドレイン電位
）Ｖ■がゲートに加えられる第２ＦＥＴで、そのドレイ
ン（若しくはソース）には、液晶駆動交流信号■■が加
えられ、またソース（若しくはドレイン）は、液晶パネ
ル（ＬＣＤ）の表示電ｍ（６１に接続される。
及び情報線の各一本である。（Ｑｌ）は走査線Ｘｊ倍信
号■がゲートに、情報線Ｙｊ倍信号■がドレイン（若し
くはソース）に入力される第１ＦＥＴ、（Ｑｌ）は第１
ＦＥＴ（Ｑｌ ）のソース電位（若しくはドレイン電位
）Ｖ■がゲートに加えられる第２ＦＥＴで、そのドレイ
ン（若しくはソース）には、液晶駆動交流信号■■が加
えられ、またソース（若しくはドレイン）は、液晶パネ
ル（ＬＣＤ）の表示電ｍ（６１に接続される。
次に第４図とともに動作を説明する 第１ＦＥＴ（Ｑｌ
）のゲートに、所定の周期で走査信号Ｖ■が入力すると
、第２ＦＥＴ（Ｑｌ）のゲートに、情報線Ｙｊから送ら
れる情報信号Ｖ■が、第１ＦＥＴ（Ｑｌ）のドレイン・
ソース間を通して、書き込まれ蓄積される。第２ＦＥＴ
（Ｑｌ）のドレインには、走査信号■■の１走査期間内
に正電位信号及び負電位信号が少なくとも一回存在する
交流信号■■が加えられる。本例の場合、１走査期間内
に正電位信号及び負電位信号が１回ずつ存在する信号を
使用しているが、これに限らず、各電位信号を２回ずつ
存在させることもでき、その数は、任意に設定できる。
）のゲートに、所定の周期で走査信号Ｖ■が入力すると
、第２ＦＥＴ（Ｑｌ）のゲートに、情報線Ｙｊから送ら
れる情報信号Ｖ■が、第１ＦＥＴ（Ｑｌ）のドレイン・
ソース間を通して、書き込まれ蓄積される。第２ＦＥＴ
（Ｑｌ）のドレインには、走査信号■■の１走査期間内
に正電位信号及び負電位信号が少なくとも一回存在する
交流信号■■が加えられる。本例の場合、１走査期間内
に正電位信号及び負電位信号が１回ずつ存在する信号を
使用しているが、これに限らず、各電位信号を２回ずつ
存在させることもでき、その数は、任意に設定できる。
この場合、高電位信号及び低電位信号の各出力期間は短
かくなるが、この期間に合せて液晶パネル（ＬＣＤ）の
充放電時定数が決定され、駆動信号Ｖ■の周波数が大き
くなれば、充放電期間もそれに応じて短縮される。この
液晶パネル（ＬＣＤ）の時定数の調整は、第２ＦＥＴ（
Ｑ２ ）のドレイン・ソース間インピーダンスの変更或
は、液晶パネル（ＬＣＤ）と並列に配される付加コンデ
ンサ（図示せず）の容量の変更によって行なわれる。例
えば、交流電圧■■の周波数を上昇させた場合、第２Ｆ
ＥＴ（Ｑ２）のインピーダンスを低下させるか、若しく
は付加容量の伯を下げて、時定数を小さくしてやればよ
い。
かくなるが、この期間に合せて液晶パネル（ＬＣＤ）の
充放電時定数が決定され、駆動信号Ｖ■の周波数が大き
くなれば、充放電期間もそれに応じて短縮される。この
液晶パネル（ＬＣＤ）の時定数の調整は、第２ＦＥＴ（
Ｑ２ ）のドレイン・ソース間インピーダンスの変更或
は、液晶パネル（ＬＣＤ）と並列に配される付加コンデ
ンサ（図示せず）の容量の変更によって行なわれる。例
えば、交流電圧■■の周波数を上昇させた場合、第２Ｆ
ＥＴ（Ｑ２）のインピーダンスを低下させるか、若しく
は付加容量の伯を下げて、時定数を小さくしてやればよ
い。
いま情報信号■■が高電位レベルにある時刻ｔまでの期
間では、第２ＦＥＴ（Ｑ２ ）のゲートには、情報信号
Ｖ■に応じた電荷が蓄積され、（電圧■■）ソース・ド
レイン間インピーダンスは低い状態にある。したがって
このソース・ドレイン間に流れる電流■■は、電圧■■
を反映した比較的大きな波形を描くパルス信号となシ、
液晶パネル（ＬＣＤ）の表示を極（６）に加わる。液晶
パネル（ＬＣＤ）に加わる電圧は、その容量のために電
圧■■に示す如き波形となる。かかる期間では、液晶パ
ネル（ＬＣＤ）は表示動作し、画素を構成するドツト状
の表示が行なわれる。
間では、第２ＦＥＴ（Ｑ２ ）のゲートには、情報信号
Ｖ■に応じた電荷が蓄積され、（電圧■■）ソース・ド
レイン間インピーダンスは低い状態にある。したがって
このソース・ドレイン間に流れる電流■■は、電圧■■
を反映した比較的大きな波形を描くパルス信号となシ、
液晶パネル（ＬＣＤ）の表示を極（６）に加わる。液晶
パネル（ＬＣＤ）に加わる電圧は、その容量のために電
圧■■に示す如き波形となる。かかる期間では、液晶パ
ネル（ＬＣＤ）は表示動作し、画素を構成するドツト状
の表示が行なわれる。
他方、時刻ｔにおいて、情報信号Ｖ■が急激に高電位レ
ベルから低電位レベルへ変化したとすると、その後最初
に到来する走査線信号■■に同期して（時刻ｔ）第２Ｆ
ＥＴ（Ｑ２）のゲート容量に蓄積されていた電荷は放電
され、第２ＮＥＴ（Ｑ２）のドレイン・ソース間インピ
ーダンスハ急上昇する。それ故、この第２ＦＥＴ（Ｑ２
）のドレイ、ン・ソース間電流■■の振幅も略ゼロに近
くなる。しかし液晶パネル（ＬＣＤ）の放電期間が、交
流駆動信号■■の高周波数化に応答して、短かく設定さ
れてい名から、この充電々荷は速かに放電される。
ベルから低電位レベルへ変化したとすると、その後最初
に到来する走査線信号■■に同期して（時刻ｔ）第２Ｆ
ＥＴ（Ｑ２）のゲート容量に蓄積されていた電荷は放電
され、第２ＮＥＴ（Ｑ２）のドレイン・ソース間インピ
ーダンスハ急上昇する。それ故、この第２ＦＥＴ（Ｑ２
）のドレイ、ン・ソース間電流■■の振幅も略ゼロに近
くなる。しかし液晶パネル（ＬＣＤ）の放電期間が、交
流駆動信号■■の高周波数化に応答して、短かく設定さ
れてい名から、この充電々荷は速かに放電される。
発明の効果
本発明は、走査信号周期よシも、交流液晶駆動信号の周
期を短かくし、−走査期間内に複数回高電位信号及び低
電位信号が存在するよう駆動電圧信号を調整し、かつ液
晶パネルの充放電時定数をこの駆動電圧信号の各パルス
期間に一致させるものであるから、液晶パネルの充放電
期間を短縮することができ、表示レスポンスを敏速化す
ることが可能となる。
期を短かくし、−走査期間内に複数回高電位信号及び低
電位信号が存在するよう駆動電圧信号を調整し、かつ液
晶パネルの充放電時定数をこの駆動電圧信号の各パルス
期間に一致させるものであるから、液晶パネルの充放電
期間を短縮することができ、表示レスポンスを敏速化す
ることが可能となる。
第１図は、液晶マトリクスパネルの一般的構造を示す分
解斜視図、第２図は、従来例回路図、第６図は本発明実
施例回路図、第４図は同動作波形図である。 （１１（５７・・・・・・透明基板、（２）・・・・・
・共通ｔｉ、（３）・・・・・・液晶層、（６）・・・
・・・表示電極、（ＬＣＤ）・・・・・・液晶パネル、
（Ｑｌ）・・・・・・第１ＦＥＴ、（Ｑ２）・・・・・
・第２Ｆ Ｅ Ｔ。 １７５
解斜視図、第２図は、従来例回路図、第６図は本発明実
施例回路図、第４図は同動作波形図である。 （１１（５７・・・・・・透明基板、（２）・・・・・
・共通ｔｉ、（３）・・・・・・液晶層、（６）・・・
・・・表示電極、（ＬＣＤ）・・・・・・液晶パネル、
（Ｑｌ）・・・・・・第１ＦＥＴ、（Ｑ２）・・・・・
・第２Ｆ Ｅ Ｔ。 １７５
Claims (1)
- １、複数の直交する走査線及び情報線の交差点にスイッ
チング素子を配し、該スイッチング素子の駆動によシ上
記交差点に設けられた電極間の液晶を表示駆動する液晶
マトリクスパネルの駆動方法であって、上記スイッチン
グ素子は、走査信号がゲートに加えられ情報信号がドレ
イン（若しくはソース）に加えられる第１ＦＥＴと、該
第１ＦＥＴのソース（若しくはドレイン）がゲートにド
レイン（若しくはソース）が液晶駆動電源に、かつソー
ス（若しくはドレイン）が液晶パネルの表示電極に接続
される第２ ＦＥＴにて形成され、情報を上記第２ＦＥ
Ｔのゲート容量に蓄積し、走査信号１周期々間を使って
液晶パネルの充放電を行なう駆動方法において、上記第
２ Ｆ Ｂ、Ｔのドレイン（若しくはソース）に加えら
れる駆動信号として、上記１走査期間内に正電位信号及
び負電位信号が少なくとも１回以上存在する交流信号が
使用され、かつ上記液晶パネルの容量は、正電位信号及
び負電位信号の一サイクル信号にて充放電すべく設定さ
れてなる液晶マトリクスパネルの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21903582A JPS59107330A (ja) | 1982-12-13 | 1982-12-13 | 液晶マトリクスパネルの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21903582A JPS59107330A (ja) | 1982-12-13 | 1982-12-13 | 液晶マトリクスパネルの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59107330A true JPS59107330A (ja) | 1984-06-21 |
Family
ID=16729228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21903582A Pending JPS59107330A (ja) | 1982-12-13 | 1982-12-13 | 液晶マトリクスパネルの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4917467A (en) * | 1988-06-16 | 1990-04-17 | Industrial Technology Research Institute | Active matrix addressing arrangement for liquid crystal display |
-
1982
- 1982-12-13 JP JP21903582A patent/JPS59107330A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4917467A (en) * | 1988-06-16 | 1990-04-17 | Industrial Technology Research Institute | Active matrix addressing arrangement for liquid crystal display |
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