JPS59107635A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS59107635A JPS59107635A JP57217969A JP21796982A JPS59107635A JP S59107635 A JPS59107635 A JP S59107635A JP 57217969 A JP57217969 A JP 57217969A JP 21796982 A JP21796982 A JP 21796982A JP S59107635 A JPS59107635 A JP S59107635A
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- JP
- Japan
- Prior art keywords
- voltage
- circuit
- output
- power supply
- current
- Prior art date
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- Pending
Links
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- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
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- 238000007599 discharging Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路、特にＩ２Ｌ（Ｉｎｔｅｇｒａｔｅｄ
Ｉｎ−ｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）素子の出力イ
ンターフェース回路に関するものである。
Ｉｎ−ｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）素子の出力イ
ンターフェース回路に関するものである。
従来、 Ｉ２Ｌ素子の出力はオープンコレクタで。
出力電流は吸込み型であるため、吸出し型の出力電流を
得るためには、第１図に示すようにｈ Ｑａ−１（１＝
１．２．・・；ｎ）のＰＮＰ）ランジスタを用いたイン
ターフェース回路を必要とし友。ここで＋（Ｑｌ−１＋
ｑ−θ（＋＝１．２． ＝−、ｎ ）のペアは１個のＩ
２Ｌ論理素子を構成し、Ｑ２−１はｑ−１にインジェク
タ電流を与えるための定電流源ｈ Ｑｔ−ｉは入力信号
を反転させるためのインバータ動作を行う。抵抗ＲはＩ
”Ｌに供給するインジェクタ電流を設足する抵抗、抵抗
圧（Ｉ＝１．２．・・・ｎ）はＰＮＰトランジ、Ｘ ｌ
ｑ−、（ｉ＝１．２．・・・ｎ）のオフ時におけるベ
ース電流を放電させるための放電抵抗である。丑た。各
トランジスタＱｌ−Ｉ Ｑ２−Ｉ Ｑａ−＋および
抵抗はモノリシック集積回路構成である。
得るためには、第１図に示すようにｈ Ｑａ−１（１＝
１．２．・・；ｎ）のＰＮＰ）ランジスタを用いたイン
ターフェース回路を必要とし友。ここで＋（Ｑｌ−１＋
ｑ−θ（＋＝１．２． ＝−、ｎ ）のペアは１個のＩ
２Ｌ論理素子を構成し、Ｑ２−１はｑ−１にインジェク
タ電流を与えるための定電流源ｈ Ｑｔ−ｉは入力信号
を反転させるためのインバータ動作を行う。抵抗ＲはＩ
”Ｌに供給するインジェクタ電流を設足する抵抗、抵抗
圧（Ｉ＝１．２．・・・ｎ）はＰＮＰトランジ、Ｘ ｌ
ｑ−、（ｉ＝１．２．・・・ｎ）のオフ時におけるベ
ース電流を放電させるための放電抵抗である。丑た。各
トランジスタＱｌ−Ｉ Ｑ２−Ｉ Ｑａ−＋および
抵抗はモノリシック集積回路構成である。
さて、 ｌ２Ｌｆｌデバイス構成上から、トランジス
タのＶ。Ｂ耐圧は通常約７ｖ程度しか得ることはできず
、このため、 Ｉ２Ｌ部とリニア回路部とを有する集
積回路でリニア回路部のＮＰＮ）ランジスタの利得を大
きくすると、ＩＬｉベースバンチスルーを生じてＩ２Ｌ
のＶ。ＩＩ耐圧は更に低下してしまい。
タのＶ。Ｂ耐圧は通常約７ｖ程度しか得ることはできず
、このため、 Ｉ２Ｌ部とリニア回路部とを有する集
積回路でリニア回路部のＮＰＮ）ランジスタの利得を大
きくすると、ＩＬｉベースバンチスルーを生じてＩ２Ｌ
のＶ。ＩＩ耐圧は更に低下してしまい。
この結果、 Ｔ２Ｌの電流利得が１０程度で■。Ｂ耐
圧は２ｖ程度になってしまう。従って、オープンコレク
タ型の出力でなくて第１図に示した出力インターフエー
ス回路を用いた場合、 Ｉ２Ｌの製造上のバラツキを
見込むと、電源電圧■。０ば２ｖ以下に制限されること
になる。このため、電源電圧が制限されてしまい、リニ
ア回路部にＦＦｉ足の電圧を供給できなくなる。換言す
れば、７源軍圧を上げようとすれば、リニア回路部にお
けるトランジスタの利得が制限される。
圧は２ｖ程度になってしまう。従って、オープンコレク
タ型の出力でなくて第１図に示した出力インターフエー
ス回路を用いた場合、 Ｉ２Ｌの製造上のバラツキを
見込むと、電源電圧■。０ば２ｖ以下に制限されること
になる。このため、電源電圧が制限されてしまい、リニ
ア回路部にＦＦｉ足の電圧を供給できなくなる。換言す
れば、７源軍圧を上げようとすれば、リニア回路部にお
けるトランジスタの利得が制限される。
本発明の目的Ｖｆ、 ［源市圧がバイポーラリニア回路
部分の耐圧範囲内で高くなっても、ＩＬ出出力インター
フエーロ回路適切な電圧を供給して正常な動作を維持す
る集積回路を揚供することにある０ 即ち２本発明によれば、電源から抵抗と複数個のダイオ
ードを直列接続して接地に落とし次バイアス回路によっ
て得られたダイオード間の定電圧源を、エミッタホロア
形トランジスタを介してＩ２Ｌ部の串力部に供給するこ
とを特徴とする。これによって、高い電源電圧が加わっ
ても、正常な出力を行なう出力インターフェース回路を
得る。
部分の耐圧範囲内で高くなっても、ＩＬ出出力インター
フエーロ回路適切な電圧を供給して正常な動作を維持す
る集積回路を揚供することにある０ 即ち２本発明によれば、電源から抵抗と複数個のダイオ
ードを直列接続して接地に落とし次バイアス回路によっ
て得られたダイオード間の定電圧源を、エミッタホロア
形トランジスタを介してＩ２Ｌ部の串力部に供給するこ
とを特徴とする。これによって、高い電源電圧が加わっ
ても、正常な出力を行なう出力インターフェース回路を
得る。
次に２図面を参照して本発明をより詳細に股、明する。
第２図は本発明の一火施例を示したもので、電源端子Ａ
ｒｏｏと接地ｒｉ！’ｌに抵抗Ｉ（、Ａ、！：ダイオー
ド１１ｊ（ｊ＝ｌ、・・１ｋ）との直列回路かｒ）なる
定電圧回路を設け、その出力からエミッタホロア型のＮ
Ｐ Ｎ ）ランジスタＱＡを介してイリた宵、圧なＴ
Ｔ、部の出力回路への電源電圧としている。Ｔ源端子
■。０からの常圧はリニア回路部分に供給されている。
ｒｏｏと接地ｒｉ！’ｌに抵抗Ｉ（、Ａ、！：ダイオー
ド１１ｊ（ｊ＝ｌ、・・１ｋ）との直列回路かｒ）なる
定電圧回路を設け、その出力からエミッタホロア型のＮ
Ｐ Ｎ ）ランジスタＱＡを介してイリた宵、圧なＴ
Ｔ、部の出力回路への電源電圧としている。Ｔ源端子
■。０からの常圧はリニア回路部分に供給されている。
出力トランジスタＱＢ−（（””Ｌ ２＋・・・ｎ）の
エミッタ電圧Ｖ８は Ｖｇ＝に−Ｖｎ Ｖｌｌｌｌ（ＱＡ）となる。ここで
、ＶＤＩ７ｒダイ、ｔ ）’１）ｊ（ｊ＝１．２．−
ｋ）の順万回市圧、 ｖＢ、ｒＱ＾）げトランジスタＱ
Ａのエミッタペース間重圧、Ｋ［ダイオードＤｊの個数
である。例えば、ＶＢをＶＢ（２ｖで使用するには、ダ
イオードは 接続すれば良いことになる。
エミッタ電圧Ｖ８は Ｖｇ＝に−Ｖｎ Ｖｌｌｌｌ（ＱＡ）となる。ここで
、ＶＤＩ７ｒダイ、ｔ ）’１）ｊ（ｊ＝１．２．−
ｋ）の順万回市圧、 ｖＢ、ｒＱ＾）げトランジスタＱ
Ａのエミッタペース間重圧、Ｋ［ダイオードＤｊの個数
である。例えば、ＶＢをＶＢ（２ｖで使用するには、ダ
イオードは 接続すれば良いことになる。
トランジスタ９人は出７１ランジスタＱ３−．（ｉ＝１
゜２、・・Ｓｎ）の中でオンしているトランジスタのエ
ミッタ電流を供給するためにもうけられており、このお
かげで、ダイオードＩ）ｊ（ｊ＝１．２．・・・ｋ）に
は。
゜２、・・Ｓｎ）の中でオンしているトランジスタのエ
ミッタ電流を供給するためにもうけられており、このお
かげで、ダイオードＩ）ｊ（ｊ＝１．２．・・・ｋ）に
は。
小さいバイアス電流、即ちＱｌｌ−＋ （ｉ＝１．２．
・％ ｎ ）の中でオンしているトランジスタのエミ
ッタ電流の”Ｆｌ！ （”ＰＩＩ ”ランジスタＱＡの
電流増幅率）の大きさで供給すれば良いことになる。
・％ ｎ ）の中でオンしているトランジスタのエミ
ッタ電流の”Ｆｌ！ （”ＰＩＩ ”ランジスタＱＡの
電流増幅率）の大きさで供給すれば良いことになる。
このように、電源電圧が高くなっても、出力トランジス
タＱ３１ （’ ”ｌｅ ２ｖ・・・ｎ）のエミッタ電
圧け（Ｋ・ＶＤ−■Ｂｌ（ＱＡ））に保たれるので、
Ｉ２Ｌインターフェース回路は正常な動作を維持する
ことができる。
タＱ３１ （’ ”ｌｅ ２ｖ・・・ｎ）のエミッタ電
圧け（Ｋ・ＶＤ−■Ｂｌ（ＱＡ））に保たれるので、
Ｉ２Ｌインターフェース回路は正常な動作を維持する
ことができる。
第１図は従来の回路を示す回路図である。第２図は本発
明の一夾施例を示す回路図である。 Ｒ：インジエクタ電流設定抵抗、 （Ｑｌ−Ｉ Ｑ２
−１）（ｊ＝１．２． ・−、ｎ） ： Ｉ ＬＸ子ｓ
ＱＩ−６（１＝ｌ、 ２．−。 ｎ）：出力トランジスタ、ＲＩ（ｉ＝１．２．−、 ｎ
） ：放電抵抗＋ ＱＡ ’エミッタホロア用トラン
ジスタ。 ５− Ｒム：ダイオードバイアス電流設定抵抗、 ］）ｊ（ｊ
＝ｌ 。 ２、・・・、ｋ）：ダイオードＩ Ｖ（１０’電源宵圧
６−
明の一夾施例を示す回路図である。 Ｒ：インジエクタ電流設定抵抗、 （Ｑｌ−Ｉ Ｑ２
−１）（ｊ＝１．２． ・−、ｎ） ： Ｉ ＬＸ子ｓ
ＱＩ−６（１＝ｌ、 ２．−。 ｎ）：出力トランジスタ、ＲＩ（ｉ＝１．２．−、 ｎ
） ：放電抵抗＋ ＱＡ ’エミッタホロア用トラン
ジスタ。 ５− Ｒム：ダイオードバイアス電流設定抵抗、 ］）ｊ（ｊ
＝ｌ 。 ２、・・・、ｋ）：ダイオードＩ Ｖ（１０’電源宵圧
６−
Claims (1)
- 電流吸出し型の出力回路で構成されたＩＬ槽構造論理回
路を有する集積回路において、前記出力回路への電源と
して集積回路に供給される電源電圧よシも低い電圧を用
いたととを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217969A JPS59107635A (ja) | 1982-12-13 | 1982-12-13 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217969A JPS59107635A (ja) | 1982-12-13 | 1982-12-13 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59107635A true JPS59107635A (ja) | 1984-06-21 |
Family
ID=16712566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57217969A Pending JPS59107635A (ja) | 1982-12-13 | 1982-12-13 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107635A (ja) |
-
1982
- 1982-12-13 JP JP57217969A patent/JPS59107635A/ja active Pending
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