JPS59112397U - 高速記憶内容保持制御回路 - Google Patents

高速記憶内容保持制御回路

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JPS59112397U
JPS59112397U JP350183U JP350183U JPS59112397U JP S59112397 U JPS59112397 U JP S59112397U JP 350183 U JP350183 U JP 350183U JP 350183 U JP350183 U JP 350183U JP S59112397 U JPS59112397 U JP S59112397U
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JP
Japan
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control circuit
content retention
retention control
speed memory
memory content
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Application number
JP350183U
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士郎 今井
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図・・・従来の記憶内容保持制御回路の一例、第２
図・・・本考案による高速記憶内容保持制御回路の一例
。 以下は、Ｔ２を除き第１図、第２図共通、ＴＩ。 Ｔ２．Ｔ４・・・・・・ＮＰＮ型）ランジスタ、Ｔ３・
・・・・・ＰＮＰ型トランジスタ、Ｔ５・・・・・・Ｍ
Ｏ３電界効果トランジスタ、Ｒ１，Ｒ２・・・・・・動
作レベル設定用可変抵抗器、Ｒ３，Ｒ４，Ｒ６，Ｒ７，
Ｒ９，Ｒ９゜ＲＩＧ・・・・・・バイアス抵抗器、Ｒ５
・・・・・・電流制限用抵抗、１・・・・・・システム
電源、２・・・・・・記憶装置電源、４・・・・・・Ｐ
ＯＷＥＲ−ＦＡＩＬ信号、６・・・・・・記憶内容保持
制御回路、９・・・・・・外部記憶装置制御信号入力。

Claims (1)

    【実用新案登録請求の範囲】
  1. Ｃ−ＭＯＳを用いた半導体記憶装置における記憶内容保
    持制御装置において、第１トラン５ジスタのエミッタは
    第１の電源に接続され、ベースには第１の側御信号が入
    力され、コレクタは、第２トランジスタのエミッタに接
    続され、該第２トランジ′スタのベースには、第２の制
    御信号が入力され、該第２トランジスタのコレクタから
    出力を取り出す様に構成された増幅器を出力手段とする
    事を特徴とする高速記憶内容保持制御回路。
JP350183U 1983-01-14 1983-01-14 高速記憶内容保持制御回路 Pending JPS59112397U (ja)

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JP350183U JPS59112397U (ja) 1983-01-14 1983-01-14 高速記憶内容保持制御回路

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JP350183U JPS59112397U (ja) 1983-01-14 1983-01-14 高速記憶内容保持制御回路

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JPS59112397U true JPS59112397U (ja) 1984-07-28

Family

ID=30135115

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JP350183U Pending JPS59112397U (ja) 1983-01-14 1983-01-14 高速記憶内容保持制御回路

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