JPS59112726A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59112726A JPS59112726A JP57223619A JP22361982A JPS59112726A JP S59112726 A JPS59112726 A JP S59112726A JP 57223619 A JP57223619 A JP 57223619A JP 22361982 A JP22361982 A JP 22361982A JP S59112726 A JPS59112726 A JP S59112726A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電源電圧が変動した場合でも回路動作が正常に
行われることを可能にする半導体装置に係シ、特にダイ
ナミック集積回路装置に関するものである。
行われることを可能にする半導体装置に係シ、特にダイ
ナミック集積回路装置に関するものである。
従来の半導体装置の一例を第１図に示し説明すると、こ
の第１図はプッシュプル型ダイナミック回路の一例を示
すものでちる。
の第１図はプッシュプル型ダイナミック回路の一例を示
すものでちる。
図において、（Ｑｌ）、（Ｑ２）はエンハンスメント型
ＭＯ８）ランジスタで、このＭＯＳトランジスタ（Ｑｌ
）のドレインは電源電圧ＶＤＤが供給さｌる電源端に接
続され、ゲートにはクロック電圧・φｐが入力されるよ
うに構成されている。そして、このＭＯＳ）ランジスタ
（Ｑｌ）のソースとＭＯｉＳ）ランジスタ（ＱＺ）のド
レインは互いに接続され、このソースとドレインの接続
点から出力信号ＯＵＴが出るように構成され、また、Ｍ
ＯＳトランジスタ（ＱＺ）のソースは接地され、ゲート
には入力信号ＩＮが印加されるように構成されている。
ＭＯ８）ランジスタで、このＭＯＳトランジスタ（Ｑｌ
）のドレインは電源電圧ＶＤＤが供給さｌる電源端に接
続され、ゲートにはクロック電圧・φｐが入力されるよ
うに構成されている。そして、このＭＯＳ）ランジスタ
（Ｑｌ）のソースとＭＯｉＳ）ランジスタ（ＱＺ）のド
レインは互いに接続され、このソースとドレインの接続
点から出力信号ＯＵＴが出るように構成され、また、Ｍ
ＯＳトランジスタ（ＱＺ）のソースは接地され、ゲート
には入力信号ＩＮが印加されるように構成されている。
このように構成された回路の動作を第１図の各部の波形
を示す第２図を参照して説明する。第２図において、（
ａ）は電源電圧ＶＤＤを示したものであシ、（ｂ）はク
ロック電圧ψｐ、（ｃ）は入力信号ＩＮ 、 （ｄ）は
出力信号ＯＵＴを示したものである。そして、ＮＯＭは
正常動作時の領域を示し、■・ＣＧは電圧変動時の領域
、ＡＢ−ＮＯＭは異常動作時の領域を示す。
を示す第２図を参照して説明する。第２図において、（
ａ）は電源電圧ＶＤＤを示したものであシ、（ｂ）はク
ロック電圧ψｐ、（ｃ）は入力信号ＩＮ 、 （ｄ）は
出力信号ＯＵＴを示したものである。そして、ＮＯＭは
正常動作時の領域を示し、■・ＣＧは電圧変動時の領域
、ＡＢ−ＮＯＭは異常動作時の領域を示す。
まず、プリチャージ期間中には、クロック電圧ψｐが第
２図（ｂ）に示すように高レベルで通常電源レベルＶＤ
Ｄ（Ｌ）になシ、出力信号ＯＵＴが第２図（ｄ） Ｋ示
すようにＶＤＤ（Ｌ）−ＶＴのレベルにプ】ノチャージ
されている。ここでＶＴはＭＯＳ）ランジスタ（Ｑｌ）
のしきい値電圧である。
２図（ｂ）に示すように高レベルで通常電源レベルＶＤ
Ｄ（Ｌ）になシ、出力信号ＯＵＴが第２図（ｄ） Ｋ示
すようにＶＤＤ（Ｌ）−ＶＴのレベルにプ】ノチャージ
されている。ここでＶＴはＭＯＳ）ランジスタ（Ｑｌ）
のしきい値電圧である。
つぎに、回路動作が始まると、クロック電圧φｐが第２
図（ｂ）に示すように°Ｌ”になったあと、入力信号Ｉ
Ｎが第２図（Ｃ）に示すように高レベル″Ｈ”に向けて
立上り、ＭＯＳ）ランジスタ（ＱＺ）を通して出力信号
ＯＵＴを第２図（ｄ）に示すようにプリチャージレベル
から低レベル、すなわち、接地レベルに放電し、この出
力信号ＯＵＴの低レベルを図示しない次段の回路が検出
して信号が伝達されることになる。
図（ｂ）に示すように°Ｌ”になったあと、入力信号Ｉ
Ｎが第２図（Ｃ）に示すように高レベル″Ｈ”に向けて
立上り、ＭＯＳ）ランジスタ（ＱＺ）を通して出力信号
ＯＵＴを第２図（ｄ）に示すようにプリチャージレベル
から低レベル、すなわち、接地レベルに放電し、この出
力信号ＯＵＴの低レベルを図示しない次段の回路が検出
して信号が伝達されることになる。
しかしながら、このような回路においては、プリチャー
ジ期間中に電源電圧ＶＤＤが一時的に上昇した後再び下
降し、回路動作が始まった場合には、回路が正常に動作
しない場合があった。
ジ期間中に電源電圧ＶＤＤが一時的に上昇した後再び下
降し、回路動作が始まった場合には、回路が正常に動作
しない場合があった。
すなわち、電源電圧ＶＤＤが第２図（ａ）に示すＶＤＤ
（Ｌ）における正常動作の場合には、クロック電圧φｐ
が第２図（ｂ）に示すように″Ｌ″レベルになった後に
、入力信号ＩＮが第２図（Ｃ）に示すように立ち上がシ
、出力信号ＯＵＴが第２図（ｄ）に示すようにプリチャ
ージレベルのＶＤＤ−Ｖ Ｔから接地レベルに達する間
に、出力信号ＯＵＴが送出される出力端子の浮遊容量と
ＭＯＳトランジスタ（ＱＺ）の電力駆動能力および入力
信号ＩＮの立ち上がシ波形などで決まる第２図の正常動
作時の領域ＮＯＭに示すように一定の遅延時間ｔ工を要
する。
（Ｌ）における正常動作の場合には、クロック電圧φｐ
が第２図（ｂ）に示すように″Ｌ″レベルになった後に
、入力信号ＩＮが第２図（Ｃ）に示すように立ち上がシ
、出力信号ＯＵＴが第２図（ｄ）に示すようにプリチャ
ージレベルのＶＤＤ−Ｖ Ｔから接地レベルに達する間
に、出力信号ＯＵＴが送出される出力端子の浮遊容量と
ＭＯＳトランジスタ（ＱＺ）の電力駆動能力および入力
信号ＩＮの立ち上がシ波形などで決まる第２図の正常動
作時の領域ＮＯＭに示すように一定の遅延時間ｔ工を要
する。
一方、プリチャージ期間中に電源電圧ＶＤＤが第２図（
ａ）に示すようにＶＤＤ（Ｈ）に上昇すると、クロック
電圧φｐのレベルが第２図（ｂ）に示すようにＶＤＤ（
Ｈ）に上昇するので、出力信号ＯＵＴのプリチャージレ
ベルも第２図（ｄ）に示すようにＶＤＤ（Ｌ） −ＶＴ
からＶＤＤ（Ｈ）−ＶＴまで上昇する。そして、その後
、電源電圧ＶＤＤがＶＤＤ（Ｌ）に戻シ、クロック電圧
φｐのレベルが第２図（ｂ）に戻シ、クロック電圧φｐ
のレベルがＶＤＤ（Ｌ）に戻った場合でも出力信号ＯＵ
Ｔが次段のＭＯＳ１−ランジスタ（図示せず）のゲート
に入っている場合には、出力信号ＯＵＴのプリチャージ
レベルはＶＤＤ（Ｈ） −ＶＴのレベルに保持されてい
る。
ａ）に示すようにＶＤＤ（Ｈ）に上昇すると、クロック
電圧φｐのレベルが第２図（ｂ）に示すようにＶＤＤ（
Ｈ）に上昇するので、出力信号ＯＵＴのプリチャージレ
ベルも第２図（ｄ）に示すようにＶＤＤ（Ｌ） −ＶＴ
からＶＤＤ（Ｈ）−ＶＴまで上昇する。そして、その後
、電源電圧ＶＤＤがＶＤＤ（Ｌ）に戻シ、クロック電圧
φｐのレベルが第２図（ｂ）に戻シ、クロック電圧φｐ
のレベルがＶＤＤ（Ｌ）に戻った場合でも出力信号ＯＵ
Ｔが次段のＭＯＳ１−ランジスタ（図示せず）のゲート
に入っている場合には、出力信号ＯＵＴのプリチャージ
レベルはＶＤＤ（Ｈ） −ＶＴのレベルに保持されてい
る。
つづいての回路動作において、入力信号ＩＮが立ち上が
シ出力信号ＯＵＴを放電するとき、出力信号０ｔＪＴに
比べ低いレベルＶＤＤ（Ｌ）で高いプリチャージレベル
ＶＤＤ（Ｈ）−ＶＴを放電しなければならず、第２図に
示すように、正常動作時の領域ＮＯＭの遅延時間ｔ１に
比べて第２図の異常動作時の領域ＡＢ ＠ＮＯＭに示す
ように大きな遅延時間ｔ２を要することになシ、回路動
作が遅れる。
シ出力信号ＯＵＴを放電するとき、出力信号０ｔＪＴに
比べ低いレベルＶＤＤ（Ｌ）で高いプリチャージレベル
ＶＤＤ（Ｈ）−ＶＴを放電しなければならず、第２図に
示すように、正常動作時の領域ＮＯＭの遅延時間ｔ１に
比べて第２図の異常動作時の領域ＡＢ ＠ＮＯＭに示す
ように大きな遅延時間ｔ２を要することになシ、回路動
作が遅れる。
以上説明したように、第１図に示す従来回路においては
、プリチャージ期間中に電源電圧の上昇があシ、元に戻
った場合でも回路動作が遅れるという欠点があった。
、プリチャージ期間中に電源電圧の上昇があシ、元に戻
った場合でも回路動作が遅れるという欠点があった。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は出力信号端子にしきい値電圧が他のＭＯＳトラ、ンジ
スタよりも小さく、はぼＯＶであるＭＯＳ）ランジスタ
を設けることにより、出力信号のプリチャージレベルが
電源電圧の変動に追随して変化し、電源電圧に変動があ
った場合でも回路動作が過度の遅延なく、正常に行なわ
れる半導体装置を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は出力信号端子にしきい値電圧が他のＭＯＳトラ、ンジ
スタよりも小さく、はぼＯＶであるＭＯＳ）ランジスタ
を設けることにより、出力信号のプリチャージレベルが
電源電圧の変動に追随して変化し、電源電圧に変動があ
った場合でも回路動作が過度の遅延なく、正常に行なわ
れる半導体装置を提供することにある。
このような目的を達成するため、本発明は、ドレインが
電源電圧が供給される電源端に接続された第１のＭＯＳ
）ランジスタおよびこの第１のＭＯ８Ｉ−ランジスタの
ソースにドレインが接続されソースが接地された第２の
ＭＯＳトランジスタのしきい値電圧に比べ小さ力しきい
値電圧の第３のＭＯＳトランジスタのドレインを上記電
源端に接続し、ゲートおよびソースを第１のＭＯＳ ）
ランジスタのソースおよび第２のＭＯＳ ）ランジスタ
のドレインにそれぞれ接続するようにしたものである。
電源電圧が供給される電源端に接続された第１のＭＯＳ
）ランジスタおよびこの第１のＭＯ８Ｉ−ランジスタの
ソースにドレインが接続されソースが接地された第２の
ＭＯＳトランジスタのしきい値電圧に比べ小さ力しきい
値電圧の第３のＭＯＳトランジスタのドレインを上記電
源端に接続し、ゲートおよびソースを第１のＭＯＳ ）
ランジスタのソースおよび第２のＭＯＳ ）ランジスタ
のドレインにそれぞれ接続するようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説明する。
第３図は本発明による半導体装置の一実施例を示す回路
図である。
図である。
この第３図において第１図と同一符号のものは相当部分
を示し、（Ｑ８）はＭＯＳ ）ランジスタ（Ｑｌ）およ
びＭＯＳ ｌ−ランジスタ（Ｑ２）に比してしきい値電
圧が小さく、はぼｏ■であるデプレッション型ＭＯＳト
ランジスタで、そのドレインは電源電圧ＶＤＤが供給さ
れる電源端に接続され、ゲートとソースは共にＭＯＳ
）ランジスタ（Ｑｌ ）のソースおよびＭＯＳトランジ
スタ（Ｑ２ ）のドレインにそれぞれ接続されている。
を示し、（Ｑ８）はＭＯＳ ）ランジスタ（Ｑｌ）およ
びＭＯＳ ｌ−ランジスタ（Ｑ２）に比してしきい値電
圧が小さく、はぼｏ■であるデプレッション型ＭＯＳト
ランジスタで、そのドレインは電源電圧ＶＤＤが供給さ
れる電源端に接続され、ゲートとソースは共にＭＯＳ
）ランジスタ（Ｑｌ ）のソースおよびＭＯＳトランジ
スタ（Ｑ２ ）のドレインにそれぞれ接続されている。
そして、第１のＭＯＳ）ランジスタ（Ｑｌ）のソースと
第２のＭＯＳトランジスタ（Ｑ２）のドレインとの接続
点から得られる出力信号ＯＵＴは次段のＭＯＳトランジ
スタ（Ｑ４）のゲートに供給され、この出力信号ＯＵＴ
のレベルを検出して信号が伝達されるように構成されて
いる。
第２のＭＯＳトランジスタ（Ｑ２）のドレインとの接続
点から得られる出力信号ＯＵＴは次段のＭＯＳトランジ
スタ（Ｑ４）のゲートに供給され、この出力信号ＯＵＴ
のレベルを検出して信号が伝達されるように構成されて
いる。
つぎにこの第３図に示す実施例の動作を第３図の各部の
波形を示す第４図を参照して説明する。
波形を示す第４図を参照して説明する。
第４図において第２図と同一符号のものは相当部分を示
す。
す。
まず、プリチャージ期間中においては、クロック電圧φ
ｐが第４図（ｂ）に示すように高レベルで通常電源電圧
レベルＶＤＤ（Ｌ）になり、出力信号ＯＵＴが第４図（
ｄ）に示すようにＶＤＤ（Ｌ） −ＶＴのレベルにプリ
チャージされる。ここで、ＶＴはＭＯＳトランジスタ（
Ｑｌ）のしきい値電圧である。そして、回路動作が始ま
ると、入力信号ＩＮが第４図（Ｃ）に示すように高レベ
ルに向けて立ち上がシ、ＭＯＳトランジスタ（Ｑ２）を
通して出力信号ＯＵＴをプリチャージレベルから低いレ
ベル、すなわち、接地レベルに放電し、この出力信号Ｏ
ＵＴの低レベルを次段の回路のＭＯＳ ）ランジスタ（
Ｑ４）が検出して信号が伝達される。
ｐが第４図（ｂ）に示すように高レベルで通常電源電圧
レベルＶＤＤ（Ｌ）になり、出力信号ＯＵＴが第４図（
ｄ）に示すようにＶＤＤ（Ｌ） −ＶＴのレベルにプリ
チャージされる。ここで、ＶＴはＭＯＳトランジスタ（
Ｑｌ）のしきい値電圧である。そして、回路動作が始ま
ると、入力信号ＩＮが第４図（Ｃ）に示すように高レベ
ルに向けて立ち上がシ、ＭＯＳトランジスタ（Ｑ２）を
通して出力信号ＯＵＴをプリチャージレベルから低いレ
ベル、すなわち、接地レベルに放電し、この出力信号Ｏ
ＵＴの低レベルを次段の回路のＭＯＳ ）ランジスタ（
Ｑ４）が検出して信号が伝達される。
つぎに、電源電圧ＶＤＤが通常レベルＶＤＤ（Ｌ）の場
合には、クロック電圧φｐが第４図（ｂ）に示すように
低レベルになった後に、入力信号ＩＮが第４図（Ｃ）に
示すように立ち上がり、出力信号ＯＵＴが第４図（ｄ）
に示すようにプリチャージレベルＶＤＤ（Ｌ）−ＶＴか
ら接地レベルに達する間に、出力信号ＯＵＴが得られる
出力端子の浮遊容量とＭＯＳトランジスタ（Ｑ２）の電
流駆動能力および入力信号ＩＮの立ち上がシ波形などで
決まる第４図の正常動作時の領域ＮＯＭに示すように一
定の遅延時間ｔ１を要する。
合には、クロック電圧φｐが第４図（ｂ）に示すように
低レベルになった後に、入力信号ＩＮが第４図（Ｃ）に
示すように立ち上がり、出力信号ＯＵＴが第４図（ｄ）
に示すようにプリチャージレベルＶＤＤ（Ｌ）−ＶＴか
ら接地レベルに達する間に、出力信号ＯＵＴが得られる
出力端子の浮遊容量とＭＯＳトランジスタ（Ｑ２）の電
流駆動能力および入力信号ＩＮの立ち上がシ波形などで
決まる第４図の正常動作時の領域ＮＯＭに示すように一
定の遅延時間ｔ１を要する。
一方、プリチャージ期間中に電源電圧ＶＤＤが第４図（
ａ）に示すように通常レベルＶＤＤ（Ｌ）から通常より
も高いレベルＶＤＤ（Ｈ）に上昇すると、クロック電圧
φｐのレベルが第４図（ｂ）に示すようにＶＤＤ（Ｈ）
に上昇するので、出力信号ＯＵＴのプリチャージレベル
もＶＤＤ（Ｌ）−ＶＴからＶＤＤ（Ｈ） −ＶＴまで上
昇する。そして、電源電圧ＶＤＤが第４図（ａ）に示す
ようにＶＤＤ（Ｌ）に戻ると、クロック電圧φｐのレベ
ルも第４図（ｂ）に示すようにＶＤＤ（Ｌ）に戻る。
ａ）に示すように通常レベルＶＤＤ（Ｌ）から通常より
も高いレベルＶＤＤ（Ｈ）に上昇すると、クロック電圧
φｐのレベルが第４図（ｂ）に示すようにＶＤＤ（Ｈ）
に上昇するので、出力信号ＯＵＴのプリチャージレベル
もＶＤＤ（Ｌ）−ＶＴからＶＤＤ（Ｈ） −ＶＴまで上
昇する。そして、電源電圧ＶＤＤが第４図（ａ）に示す
ようにＶＤＤ（Ｌ）に戻ると、クロック電圧φｐのレベ
ルも第４図（ｂ）に示すようにＶＤＤ（Ｌ）に戻る。
ここで、ＭＯＳトランジスタ（Ｑｌ）のしきい値電圧Ｖ
Ｔ８はＭＯＳ ｌ−ランジスタ（Ｑｌ ）のしきい値電
圧ＶＴに比べ小さく、はぼ０■であるので、ＶＤＤ（Ｈ
）−ＶＴのレベルに保持されている出力信号ＯＵＴが得
られる出力端子はＭＯＳトランジスタ（Ｑ８）を通して
放電され、第４図（ｄ）に示すＶＤＤ （Ｌ ） −Ｖ
Ｔ３のレベルになる。そして、このＭＯＳトランジスタ
（Ｑ８）のしきい値電圧ＶＴ３はほぼＯ■であるから、
出力信号ＯＵＴのレベルはほぼＶＤＤ（Ｌ）に等しくな
る。
Ｔ８はＭＯＳ ｌ−ランジスタ（Ｑｌ ）のしきい値電
圧ＶＴに比べ小さく、はぼ０■であるので、ＶＤＤ（Ｈ
）−ＶＴのレベルに保持されている出力信号ＯＵＴが得
られる出力端子はＭＯＳトランジスタ（Ｑ８）を通して
放電され、第４図（ｄ）に示すＶＤＤ （Ｌ ） −Ｖ
Ｔ３のレベルになる。そして、このＭＯＳトランジスタ
（Ｑ８）のしきい値電圧ＶＴ３はほぼＯ■であるから、
出力信号ＯＵＴのレベルはほぼＶＤＤ（Ｌ）に等しくな
る。
ひき続いての回路動作において、入力信号ＩＮが第４図
（Ｃ）に示すように立ち上がり、出力信号ＯＵＴを放電
するとき、出力信号ＯＵＴのレベルがほぼＶＤＤ（Ｌ）
に等しいため、放電に要する時間ｔ２’はＭＯ８Ｉ−ラ
ンジスタ（Ｑｌ）を設けない第１図の波形図である第２
図に示す場合の遅延時間ｔ２に比べ著しく短かくなり、
回路動作の遅延を防ぐことができる。
（Ｃ）に示すように立ち上がり、出力信号ＯＵＴを放電
するとき、出力信号ＯＵＴのレベルがほぼＶＤＤ（Ｌ）
に等しいため、放電に要する時間ｔ２’はＭＯ８Ｉ−ラ
ンジスタ（Ｑｌ）を設けない第１図の波形図である第２
図に示す場合の遅延時間ｔ２に比べ著しく短かくなり、
回路動作の遅延を防ぐことができる。
なお、上記実施例においては、第１．第２牟よび第３の
ＭＯＳトランジスタ（Ｑｌ）、（Ｑ２）、（ＱＢ）なら
びにＭＯＳトランジスタ（Ｑ４）を用いて説明したが、
これらは一般にＭ工Ｓトランジスタでおってもよいこと
は勿論である。
ＭＯＳトランジスタ（Ｑｌ）、（Ｑ２）、（ＱＢ）なら
びにＭＯＳトランジスタ（Ｑ４）を用いて説明したが、
これらは一般にＭ工Ｓトランジスタでおってもよいこと
は勿論である。
このように、インバータの出力端子と電源電圧が供給さ
れる電源端との間に、しきい値電圧がほぼＯＶのＭＯＳ
トランジスタ（ＭＩＳトランジスタ）を設けたので、電
源電圧の変動によシ、上記出力端子が電源電圧以上にプ
リチャージされるのを防ぎ、回路動作の遅延を低減させ
ることができる。
れる電源端との間に、しきい値電圧がほぼＯＶのＭＯＳ
トランジスタ（ＭＩＳトランジスタ）を設けたので、電
源電圧の変動によシ、上記出力端子が電源電圧以上にプ
リチャージされるのを防ぎ、回路動作の遅延を低減させ
ることができる。
以上説明したように、本発明によれば、インバータの出
力端子と電源電圧が供給される電源端との間にしきい値
電圧がほぼｏＶのＭＩＳ ）ランジスタを設けたので、
電源電圧の変動によシインバータの出力端子が電源電圧
以上にプリチャージされるのを防ぐことができ、これに
伴って回路動作の、遅延を低減させることができるので
、実用上の効果は極めて大である。
力端子と電源電圧が供給される電源端との間にしきい値
電圧がほぼｏＶのＭＩＳ ）ランジスタを設けたので、
電源電圧の変動によシインバータの出力端子が電源電圧
以上にプリチャージされるのを防ぐことができ、これに
伴って回路動作の、遅延を低減させることができるので
、実用上の効果は極めて大である。
第１図は従来の半導体装置の一例を示す回路図、第２図
は第１図の各部の波形を示す波形図、第３図は本発明に
よる半導体装置の一実施例を示す回路図、第４図は第３
図の実施例における各部の波形を示す波形図である。 （Ｑｌ）〜（ＱＢ）・・−・ＭＯ８１−ランジスタ（Ｍ
■Ｓトランジスタ）、ＶＤＤ・・・・電源電圧、ＩＮ・
・・・入力信号、ＯＵＴ・・・・出力信号、φｐ・・・
・クロック電圧、（Ｑ４）・・・・ＭＯＳトランジスタ
（ＭＩＳトランジスタ）。 代理人 葛 野 信 − 手続補正書（自発） 昭和 ５＆七 ３月１６日 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 （１） Ｆ！Ａ細書の特許請求の範囲の欄（２）明細
書の発明の詳細な説明の欄 （３）図面 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （匂 同書第４頁第７〜８行の１低レベルを・・・伝達
され」を「低レベルが図示しない次段の回路に伝達さｎ
」と補正する。 （３）同省第５頁第２行の「電力」を「電流」と補正す
る。 （４）同書同頁第１２〜１３行の「第２図に戻り、クロ
ック電圧φＰのレベルが」の文章を削除する０ （５）同書同頁第１９〜２０行の「出力信号ＯＵＴに比
べ・・・・ＶＤＤ （Ｌ）で」を「入力信号ＩＮの低い
レベルＶＤＤ（ト）で出力信号ＯＵＴの」と補正する。 （６）同書第７頁第７〜８行の「および・・・・それぞ
れ」を「に」と補正する０ （７）同省同頁第１７〜１８行の「デプレッション型」
を削除する。 （８）同書第１１頁第２行の「短かく〕を「短く」と補
正する。 （９）同書同頁第８行と第９行との間に次の文章を加入
する。 「また、上記実施例においては、出力信号ＯＵＴ が次
段の回路ＭＯ８）ランジスタのゲートに接続されている
場合について説明したが、出力信号ＯＵＴはゲートに限
らず、一般に次段ことかできる。」の文章を削除する。 （１１）同書同頁第１７〜１８行のｒＭＩＳ）ランジス
タ」をｒＭＯ８）ランジスタ（ＭＩＳ）ランジスタ）」
と補正する。 （１２）第２図および第４図を別紙の通り補正する。 以上 別 紙 「（１） ドレインが電源電圧が供給される電源端に
接続された第１のＭＩＳ）ランジスタと、この第１のＭ
ＩＳ）ランジスタのソースにドレインが接続されソース
が接地さ扛た第２のＭＩＳ）ランジスタとによって構成
された回路において、前記第１および第２のＭＩＳ）ラ
ンジスタのしきい値電圧に比べ小さなしきい値電圧の第
３の、ＭＩＳ ）ランジスタのドレインを前記電源端
に接続し、ゲートおよびソースを前記第１のＭＩＳトラ
ンジスタのソースに接続したことを特徴とする半導体装
置。 （２）第１のＭＩＳ）ランジスタおよび第２のＭＩＳト
ランジスタをエンハンスメント型ＭＩＳ）ランジスタと
したことを特徴とする特許請求の範囲第１項記載の半導
体装置。 （３） 第３のＭＩＳ ）ランジスタをデプレッシ
ョンｆｆ１Ｍｌ５）ランジスタとしたことを特徴とする
特許請求の範囲第１項記載の半導体装置。
は第１図の各部の波形を示す波形図、第３図は本発明に
よる半導体装置の一実施例を示す回路図、第４図は第３
図の実施例における各部の波形を示す波形図である。 （Ｑｌ）〜（ＱＢ）・・−・ＭＯ８１−ランジスタ（Ｍ
■Ｓトランジスタ）、ＶＤＤ・・・・電源電圧、ＩＮ・
・・・入力信号、ＯＵＴ・・・・出力信号、φｐ・・・
・クロック電圧、（Ｑ４）・・・・ＭＯＳトランジスタ
（ＭＩＳトランジスタ）。 代理人 葛 野 信 − 手続補正書（自発） 昭和 ５＆七 ３月１６日 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 （１） Ｆ！Ａ細書の特許請求の範囲の欄（２）明細
書の発明の詳細な説明の欄 （３）図面 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （匂 同書第４頁第７〜８行の１低レベルを・・・伝達
され」を「低レベルが図示しない次段の回路に伝達さｎ
」と補正する。 （３）同省第５頁第２行の「電力」を「電流」と補正す
る。 （４）同書同頁第１２〜１３行の「第２図に戻り、クロ
ック電圧φＰのレベルが」の文章を削除する０ （５）同書同頁第１９〜２０行の「出力信号ＯＵＴに比
べ・・・・ＶＤＤ （Ｌ）で」を「入力信号ＩＮの低い
レベルＶＤＤ（ト）で出力信号ＯＵＴの」と補正する。 （６）同書第７頁第７〜８行の「および・・・・それぞ
れ」を「に」と補正する０ （７）同省同頁第１７〜１８行の「デプレッション型」
を削除する。 （８）同書第１１頁第２行の「短かく〕を「短く」と補
正する。 （９）同書同頁第８行と第９行との間に次の文章を加入
する。 「また、上記実施例においては、出力信号ＯＵＴ が次
段の回路ＭＯ８）ランジスタのゲートに接続されている
場合について説明したが、出力信号ＯＵＴはゲートに限
らず、一般に次段ことかできる。」の文章を削除する。 （１１）同書同頁第１７〜１８行のｒＭＩＳ）ランジス
タ」をｒＭＯ８）ランジスタ（ＭＩＳ）ランジスタ）」
と補正する。 （１２）第２図および第４図を別紙の通り補正する。 以上 別 紙 「（１） ドレインが電源電圧が供給される電源端に
接続された第１のＭＩＳ）ランジスタと、この第１のＭ
ＩＳ）ランジスタのソースにドレインが接続されソース
が接地さ扛た第２のＭＩＳ）ランジスタとによって構成
された回路において、前記第１および第２のＭＩＳ）ラ
ンジスタのしきい値電圧に比べ小さなしきい値電圧の第
３の、ＭＩＳ ）ランジスタのドレインを前記電源端
に接続し、ゲートおよびソースを前記第１のＭＩＳトラ
ンジスタのソースに接続したことを特徴とする半導体装
置。 （２）第１のＭＩＳ）ランジスタおよび第２のＭＩＳト
ランジスタをエンハンスメント型ＭＩＳ）ランジスタと
したことを特徴とする特許請求の範囲第１項記載の半導
体装置。 （３） 第３のＭＩＳ ）ランジスタをデプレッシ
ョンｆｆ１Ｍｌ５）ランジスタとしたことを特徴とする
特許請求の範囲第１項記載の半導体装置。
Claims (1)
- 【特許請求の範囲】 （１）ドレインが電源電圧が供給される電源端に接続さ
れた第１のＭＩＳ）ランジスタと、この第１のＭＩＳト
ランジスタのソースにドレインが接続されソースが接地
された第２のＭＩＳ）ランジスタとによって構成された
回路において、前記第１および第２のＭＩＳ）ランジス
タのしきい値電圧に比べ小さなしきい値電圧の第３のＭ
Ｉｓトランジスタのドレインを前記電源端に接続し、ゲ
ートおよびソースを前記第１のＭＩＳ）ランジスタのソ
ースおよび前記第２のＭＩＳ トランジスタのドレイン
にそれぞれ接続したことを特徴とする半導体装置。 （２）第１のＭＩＳ）ランジスタおよび第２のＭＩ８ト
ランジスタをエンハンスメント型ＭＩＳ ）ランジスタ
としたことを特徴とする特許請求の範囲第１項記載の半
導体装置。 （３１第３のＭ工Ｓトランジスタをデプレッション型Ｍ
Ｉ８−ランジスタとしたことを特徴とする特許請求の範
囲第１項記載の半導体装置。 （４）第１のＭＩＳ）ランジスタのソースおよび第２０
Ｍ工Ｓトランジスタのドレインが次段のＭＩ８トランジ
スタのゲートに接続されたことを特徴とする特許請求の
範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223619A JPS59112726A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223619A JPS59112726A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112726A true JPS59112726A (ja) | 1984-06-29 |
| JPH0334260B2 JPH0334260B2 (ja) | 1991-05-22 |
Family
ID=16801036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223619A Granted JPS59112726A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112726A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851551A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体回路装置 |
-
1982
- 1982-12-18 JP JP57223619A patent/JPS59112726A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851551A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334260B2 (ja) | 1991-05-22 |
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