JPS59112748A - デ−タ送受信システム - Google Patents
デ−タ送受信システムInfo
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- JPS59112748A JPS59112748A JP57212759A JP21275982A JPS59112748A JP S59112748 A JPS59112748 A JP S59112748A JP 57212759 A JP57212759 A JP 57212759A JP 21275982 A JP21275982 A JP 21275982A JP S59112748 A JPS59112748 A JP S59112748A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/38—Demodulator circuits; Receiver circuits
- H04L27/3818—Demodulator circuits; Receiver circuits using coherent demodulation, i.e. using one or more nominally phase synchronous carriers
- H04L27/3836—Demodulator circuits; Receiver circuits using coherent demodulation, i.e. using one or more nominally phase synchronous carriers in which the carrier is recovered using the received modulated signal or the received IF signal, e.g. by detecting a pilot or by frequency multiplication
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/36—Modulator circuits; Transmitter circuits
- H04L27/366—Arrangements for compensating undesirable properties of the transmission path between the modulator and the demodulator
- H04L27/367—Arrangements for compensating undesirable properties of the transmission path between the modulator and the demodulator using predistortion
- H04L27/368—Arrangements for compensating undesirable properties of the transmission path between the modulator and the demodulator using predistortion adaptive predistortion
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はデータ送受化システムに関ｆる。
（２） 技術の背景
送信糸よりデータを送信し、これを受信系において受信
するシステムは種々の方式によって実現されている。然
し、いずれの方式をもとにそのシステムを実現しようと
も、常に留意しなければならないのはデータの信頼性で
ある。ところが、現実には種々の要因により、データエ
ラーを生じ、データの信頼性ひいてはシステム全体の信
頼性を失わせるのが現状である。
するシステムは種々の方式によって実現されている。然
し、いずれの方式をもとにそのシステムを実現しようと
も、常に留意しなければならないのはデータの信頼性で
ある。ところが、現実には種々の要因により、データエ
ラーを生じ、データの信頼性ひいてはシステム全体の信
頼性を失わせるのが現状である。
（３） 従来技術と問題点
先ず本発明の前提をなすデータ送受システムの概要につ
いて明らかにしておくと、これは伝送路を介して結ばれ
る送信系および受信系とからなυ、具体的には、第１チ
ヤネル系に属する複数チャネルの各第１人力ディジタル
データの組合せに対応したアナログレベル信号に変換す
る第ルベル変換器と、該第ルベル変換器からの第１アナ
ログ出力を第１入力に受信し第２人力に第１キヤリアを
受信するνｌミキサと、第２チヤネル系に属する複数チ
ャネルの各第２人力ディジタルデータの絹合せに対応し
たアナログレベル信号に変換する第２レベル変換器と、
該第２レベル変換器からの第２アナログ出力を第１人力
に受信し第２人力に第２キヤリアを受信する第２ミキザ
と、前記第１および第２ミキサからの各アナログ出力全
台成するハイブリッド回路と、該ノ・イブリッド回路の
出力を送信レベルまで増幅する増幅器とからなる送信系
と：前記第１チャネル系および第２チヤネル系に対応し
て前記送信系からの送信信号をそれぞれ再生し、再生さ
れた各アナログレベル信号全第１出力デイソタルデータ
および第２出力デイソタルデータに復調する第１復調器
および第２復調器とを有する受信系：とからなるｒ−夕
送受信システムである。
いて明らかにしておくと、これは伝送路を介して結ばれ
る送信系および受信系とからなυ、具体的には、第１チ
ヤネル系に属する複数チャネルの各第１人力ディジタル
データの組合せに対応したアナログレベル信号に変換す
る第ルベル変換器と、該第ルベル変換器からの第１アナ
ログ出力を第１入力に受信し第２人力に第１キヤリアを
受信するνｌミキサと、第２チヤネル系に属する複数チ
ャネルの各第２人力ディジタルデータの絹合せに対応し
たアナログレベル信号に変換する第２レベル変換器と、
該第２レベル変換器からの第２アナログ出力を第１人力
に受信し第２人力に第２キヤリアを受信する第２ミキザ
と、前記第１および第２ミキサからの各アナログ出力全
台成するハイブリッド回路と、該ノ・イブリッド回路の
出力を送信レベルまで増幅する増幅器とからなる送信系
と：前記第１チャネル系および第２チヤネル系に対応し
て前記送信系からの送信信号をそれぞれ再生し、再生さ
れた各アナログレベル信号全第１出力デイソタルデータ
および第２出力デイソタルデータに復調する第１復調器
および第２復調器とを有する受信系：とからなるｒ−夕
送受信システムである。
上記データ送受信システムにおいては、データエラーを
生じさせる種々の要因を含んでいる。例えば、前記送信
系における増幅器の非線形性（後述）、前記送信系にお
けるミキサの変調歪（後述）、さらには送信系、受信系
での温度変動、システム全体の経年劣化等、諸々の要因
が挙げられる。これらの要因に対し、個々に対処してデ
ータの信頼性を向上させる策は従来よシ提案されている
が、これらの要因を総合的に考慮してデータの信頼性を
向上させる対策には乏しかった。これが問題点である。
生じさせる種々の要因を含んでいる。例えば、前記送信
系における増幅器の非線形性（後述）、前記送信系にお
けるミキサの変調歪（後述）、さらには送信系、受信系
での温度変動、システム全体の経年劣化等、諸々の要因
が挙げられる。これらの要因に対し、個々に対処してデ
ータの信頼性を向上させる策は従来よシ提案されている
が、これらの要因を総合的に考慮してデータの信頼性を
向上させる対策には乏しかった。これが問題点である。
（４）発明の目的
本発明は上記問題点に鑑み、データエラーを生じさせる
種々の要因に容易に対処可能なデータ送受信システムを
提供することを目的とするものである。
種々の要因に容易に対処可能なデータ送受信システムを
提供することを目的とするものである。
（５）発明の構成
上記目的を達成するために本発明は、少なくとも前記送
信系における前記第１および第２レベル変換器をそれぞ
れメモリ回路とこれに引続＜Ｄ／Ａ（Ｄｉｇｉｔａｌ／
Ａｎａｌｏｇｕｅ ）変換器をもッテ構５１ＭＬ、該メ
モリ回路は入力デイソタルデータに対応した所定のディ
ソタルデータ出力を送出すると同時に、データエラーを
補償するための補正デイソタルデータ出力をも送出可能
とするようにしたことを特徴とするものである。
信系における前記第１および第２レベル変換器をそれぞ
れメモリ回路とこれに引続＜Ｄ／Ａ（Ｄｉｇｉｔａｌ／
Ａｎａｌｏｇｕｅ ）変換器をもッテ構５１ＭＬ、該メ
モリ回路は入力デイソタルデータに対応した所定のディ
ソタルデータ出力を送出すると同時に、データエラーを
補償するための補正デイソタルデータ出力をも送出可能
とするようにしたことを特徴とするものである。
（６）発明の実施例
第１図は本発明に基づくデータ送信システムの実施例を
示すブロック図である。本図において１００は送信系、
２００は受信系であシ、伝送路１３７を介して結ばれる
。なお伝送路１３７はマイクロ波でもミリ波でもあるい
はケーブルであ、・でも構わない。Ｄｌは第１チヤネル
系の入力デイソタルデータであム実際には複数チャネル
分のデータが多重化されている。参照番号１１１゜１１
２および１１３を付したブロックは全体として第ルベル
変換器をなし、前記複数チャネル分の入力ディヅタルデ
ータの組合せ（例えば３チャネル分であれば−１ｔｔＸ
Ｘ□ ｔｔ＜＊ １ ｔｔ 、気０〃。
示すブロック図である。本図において１００は送信系、
２００は受信系であシ、伝送路１３７を介して結ばれる
。なお伝送路１３７はマイクロ波でもミリ波でもあるい
はケーブルであ、・でも構わない。Ｄｌは第１チヤネル
系の入力デイソタルデータであム実際には複数チャネル
分のデータが多重化されている。参照番号１１１゜１１
２および１１３を付したブロックは全体として第ルベル
変換器をなし、前記複数チャネル分の入力ディヅタルデ
ータの組合せ（例えば３チャネル分であれば−１ｔｔＸ
Ｘ□ ｔｔ＜＊ １ ｔｔ 、気０〃。
％ １ 〃、ｓｔ １ ｐ等）に対応したアナログレベ
ル信号に変換する。この第ルベル変換器（１１１゜１１
２．１１３）からの第１アナログ出力Ａ１は低域ろ波器
（ＬＰＦ）１１４’ｅ介し第１ミキサ１１５の第１入力
に印加される。なお、低域ろ波器１１４は単にノイズ除
去のためのものである。
ル信号に変換する。この第ルベル変換器（１１１゜１１
２．１１３）からの第１アナログ出力Ａ１は低域ろ波器
（ＬＰＦ）１１４’ｅ介し第１ミキサ１１５の第１入力
に印加される。なお、低域ろ波器１１４は単にノイズ除
去のためのものである。
１３１はキャリア発生器であり、移相器（Ｔ）１３２を
経由した第１キヤリアＣ１が第１ミキサ１１５の第２人
力に印加され、前記第１人力からの第１アナログ出力Ａ
１によシ変調が加えられる。
経由した第１キヤリアＣ１が第１ミキサ１１５の第２人
力に印加され、前記第１人力からの第１アナログ出力Ａ
１によシ変調が加えられる。
一方、Ｄ２は第２チヤネル系の入力デイヅタルデータで
あシ、複数チャネル分のデータが多重化されていること
はＤＩと同じである。その後の処理もＤｌにおいて説明
したのと同様であシ、参照番号の２桁目をそれぞれ「２
」に置き換えである。
あシ、複数チャネル分のデータが多重化されていること
はＤＩと同じである。その後の処理もＤｌにおいて説明
したのと同様であシ、参照番号の２桁目をそれぞれ「２
」に置き換えである。
なお、第２キヤリアＣ２は第１キヤリアＣＩに対し医だ
け位相がずれている。
け位相がずれている。
第１ミキサー１５および＠２ミキサー２５からの各アナ
ログ出力はノ・イブリッド回路（Ｅ（）１３３によシ合
成されたのち、ＩＦ増幅器１３４および帯域ろ波器１３
５を経由して、高出力増幅器１３６にて送信レベルまで
増幅される。増幅された送信信号は伝送路１３７を介し
て受信系２００に至シ、ハイブリッド回路Ｉ２３３にお
いて分離された送信信号は、第１受信ミキサ２１５およ
び第２受信ミキサ２２５によシ第１チャネル系の信号お
よび第２チヤネル系の信号に再生される。この再生に際
しては、キャリア再生回路（ＣＲ’）２３１において復
元された第２キヤリアＣ’２および移相器（三）２３２
ｖ経由した第１キヤリアＣ’ｌが用いられる。さらに、
低域ろ波器（ＬＰＦ）２１４． ・２２４を経て、
第１復調器（２１３，２１２゜２１１）、第２復調器（
２２３，２２２，２２１）によシ原データが復調され、
第１出力デイジタルデータ「ｌおよび第２出力デイジタ
ルデータＤ’２を得る。
ログ出力はノ・イブリッド回路（Ｅ（）１３３によシ合
成されたのち、ＩＦ増幅器１３４および帯域ろ波器１３
５を経由して、高出力増幅器１３６にて送信レベルまで
増幅される。増幅された送信信号は伝送路１３７を介し
て受信系２００に至シ、ハイブリッド回路Ｉ２３３にお
いて分離された送信信号は、第１受信ミキサ２１５およ
び第２受信ミキサ２２５によシ第１チャネル系の信号お
よび第２チヤネル系の信号に再生される。この再生に際
しては、キャリア再生回路（ＣＲ’）２３１において復
元された第２キヤリアＣ’２および移相器（三）２３２
ｖ経由した第１キヤリアＣ’ｌが用いられる。さらに、
低域ろ波器（ＬＰＦ）２１４． ・２２４を経て、
第１復調器（２１３，２１２゜２１１）、第２復調器（
２２３，２２２，２２１）によシ原データが復調され、
第１出力デイジタルデータ「ｌおよび第２出力デイジタ
ルデータＤ’２を得る。
第１図に示したシステムの中で本発明の將徴をなすのは
、第ルベル変換器（１１１，１１２゜１１３）および第
２レベル変換器（１２１，１２２゜１２３）であシ、さ
らには第１後調器（２１３゜２１２．２１１）、第２復
調器（２２３，２２２゜２２１）である。なお、送信系
１００の第１および第２レベル変換器は本発明において
必ず図示の構成としなければならないが、受信系２００
における第１および第２復調器は必ずしも図示の構成に
する必要はなく、従来より周知の構成のままであっても
良い。
、第ルベル変換器（１１１，１１２゜１１３）および第
２レベル変換器（１２１，１２２゜１２３）であシ、さ
らには第１後調器（２１３゜２１２．２１１）、第２復
調器（２２３，２２２゜２２１）である。なお、送信系
１００の第１および第２レベル変換器は本発明において
必ず図示の構成としなければならないが、受信系２００
における第１および第２復調器は必ずしも図示の構成に
する必要はなく、従来より周知の構成のままであっても
良い。
さて、次に、少なくとも第１および第２レベル変換器（
１１１，１１２，１１３および１２１゜１２２．１２３
）が何故第１図の構成にしなければなら力いかについて
述べる。本発明の目的がデータ信頼度の向上にあること
は既に述べた。そしてそのデータ信稍度を低下させる要
因の１つが増幅器（第１図の１３６）の非線形性にある
ことも既に述べた。第２図は第１図に示した送信用の増
幅器１３６の入出力特性？示すグラフである。本グラフ
の横軸は入力信号のレベルＰｌｎ、縦軸は出力信号のレ
ベルＰｏｕｔ ｆ採る。本来ＰｉｎとＰｏｕｔの間の関
係は線形であることが望ましい。す々わち、ＰｉｎとＰ
ｏｕｔは図中の直線の特性２１’にもつ・て変化すべき
である。ところが実際には曲線の特性２２をも−で変化
し、いわゆる非線形性を呈する。これは主として増幅器
１３６の飽和現象に基づく。通常、このような非線形性
はデータエラーを生じさせるまでには至らず無視できる
ものであった。例えば、第１図は直交振幅変調方式によ
るデータ送受信システムを示すものであるが、通常％
ｌ ＃） 、 （Ｌｔ １１％ ０ ／／） 、 ｃＸ
ｌ／’ｔｌｌりの４値を割シ当てる）、多少の非線形性
があってもデータエラーに至ることは殆どない。ところ
が、データ伝送量の増大と共に多値の直交振幅変調（例
えば、１６値、３２値、６４値等〕になると、各データ
間を切多分けるスレッショルドレベル相互間が近接し、
若干の非線形性があ′、・でも、データの読み誤シを生
じデータエラーの発生につながる。そこで本発明は、第
２図に示ｊＰｉｎとＰｏｕｔの関係を見かけ上りニヤ（
直線の特性２１）Ｋするために、先ず第１図に示す構成
の第１および第２レベル変換器を用いる。すなわち、第
ルベル変換器は第１メモリ回路１１１および第１ Ｄ／
Ａ（７′イジタル／アナログ）変換器１１３からなり、
第２レベル変換器も同様に第２メモリ回路１２１および
第２Ｄ／Ａ変換器１２３からなる。なお、各メモリ回路
とＤ／Ａ変換器の間に設けられているブロック１１２お
よび１２２はそれぞれ加算器である（後述）。
１１１，１１２，１１３および１２１゜１２２．１２３
）が何故第１図の構成にしなければなら力いかについて
述べる。本発明の目的がデータ信頼度の向上にあること
は既に述べた。そしてそのデータ信稍度を低下させる要
因の１つが増幅器（第１図の１３６）の非線形性にある
ことも既に述べた。第２図は第１図に示した送信用の増
幅器１３６の入出力特性？示すグラフである。本グラフ
の横軸は入力信号のレベルＰｌｎ、縦軸は出力信号のレ
ベルＰｏｕｔ ｆ採る。本来ＰｉｎとＰｏｕｔの間の関
係は線形であることが望ましい。す々わち、ＰｉｎとＰ
ｏｕｔは図中の直線の特性２１’にもつ・て変化すべき
である。ところが実際には曲線の特性２２をも−で変化
し、いわゆる非線形性を呈する。これは主として増幅器
１３６の飽和現象に基づく。通常、このような非線形性
はデータエラーを生じさせるまでには至らず無視できる
ものであった。例えば、第１図は直交振幅変調方式によ
るデータ送受信システムを示すものであるが、通常％
ｌ ＃） 、 （Ｌｔ １１％ ０ ／／） 、 ｃＸ
ｌ／’ｔｌｌりの４値を割シ当てる）、多少の非線形性
があってもデータエラーに至ることは殆どない。ところ
が、データ伝送量の増大と共に多値の直交振幅変調（例
えば、１６値、３２値、６４値等〕になると、各データ
間を切多分けるスレッショルドレベル相互間が近接し、
若干の非線形性があ′、・でも、データの読み誤シを生
じデータエラーの発生につながる。そこで本発明は、第
２図に示ｊＰｉｎとＰｏｕｔの関係を見かけ上りニヤ（
直線の特性２１）Ｋするために、先ず第１図に示す構成
の第１および第２レベル変換器を用いる。すなわち、第
ルベル変換器は第１メモリ回路１１１および第１ Ｄ／
Ａ（７′イジタル／アナログ）変換器１１３からなり、
第２レベル変換器も同様に第２メモリ回路１２１および
第２Ｄ／Ａ変換器１２３からなる。なお、各メモリ回路
とＤ／Ａ変換器の間に設けられているブロック１１２お
よび１２２はそれぞれ加算器である（後述）。
第１メモリ回路１１１は第１チヤネル系の第１人力ディ
ソタルデータＤＩ−ｉアドレス入カドして対応する第１
デイジタル出力ａ工ｘｅｉｌＤ／Ａ変換器１１３に印加
すると同時に、該第１ｆイソタル出力ｄｌｌに応じて予
め定めた第１補正デイソタル出力ｄｌＺをも、第１加算
器１１２’！ｉ−介し、変換器１１３に印加する。なお
第１補正デイソタル出力ｄ１２は自己Ωチャネル系にの
み作用する自系出力（第１加算器１１２に入力）と相手
チャネル系にのみ作用する他系出力（第２加算器１２２
に入力）とからなる。なお、他系出力については後述し
ここでは該他系出力はデータなしとする。
ソタルデータＤＩ−ｉアドレス入カドして対応する第１
デイジタル出力ａ工ｘｅｉｌＤ／Ａ変換器１１３に印加
すると同時に、該第１ｆイソタル出力ｄｌｌに応じて予
め定めた第１補正デイソタル出力ｄｌＺをも、第１加算
器１１２’！ｉ−介し、変換器１１３に印加する。なお
第１補正デイソタル出力ｄ１２は自己Ωチャネル系にの
み作用する自系出力（第１加算器１１２に入力）と相手
チャネル系にのみ作用する他系出力（第２加算器１２２
に入力）とからなる。なお、他系出力については後述し
ここでは該他系出力はデータなしとする。
このことは、第２メモリ回路１２１からの他系出力（第
１加算器１１２へ入・力５についても同様であり、ここ
ではデータなしとする。ここに、第１Ｄ／Ａ変換器１１
３は、第１デイヅタル出力ｄｌｌおよび第１補正デイジ
タル出力ｄ１２の組合せ出力を、対応する第１アナログ
出力Ａ１に変換することになる。第２Ｄ／Ａ変換器１２
３も又第２デイソタル出力ｄ２１および第２補正デイソ
タル出力ｄ２２の組合せ出力を、対応する第２アナログ
出力Ａ２に変換する。
１加算器１１２へ入・力５についても同様であり、ここ
ではデータなしとする。ここに、第１Ｄ／Ａ変換器１１
３は、第１デイヅタル出力ｄｌｌおよび第１補正デイジ
タル出力ｄ１２の組合せ出力を、対応する第１アナログ
出力Ａ１に変換することになる。第２Ｄ／Ａ変換器１２
３も又第２デイソタル出力ｄ２１および第２補正デイソ
タル出力ｄ２２の組合せ出力を、対応する第２アナログ
出力Ａ２に変換する。
上記第１ｆイソタル出力ｄ、１１は前記増幅器１３６の
非線形性を考慮しない主出力であり、この第１デイヅタ
ル出力ｄｌｌのみであると、該増幅器１３６の入出力特
性は第２図の曲線２２の如くなる。例えば、第２図にお
いて、入力Ｐ１が与えられたとすれば、非線形な（非Ｐ
Ｆｒ望の）出力Ｐ３が現われてし丑う。この場合所望の
出力、すなわち線形な出力はＰ３でなく、Ｐ２でなりれ
ばならない。そこで、入力ＰＬであるときけ、これを補
正して入力Ｐ４に代え、この補正された入力Ｐ４をもっ
て与かけ上人力Ｐ１とすれば、その曲線２２上において
所望の出力Ｐ２が得られることになる。このように、入
力ＰＩを入力Ｐ４へ変換する働きを行うのが、前記の第
１補正デイソタル出力ｄ１２における前記自系出力であ
る。同様のことは第２補正デイジタル出力ｄ２２におけ
る白糸出力によっても行われる。かくして、メモリ回路
（１１１，１２１）とこれに対応するＤ／Ａ変換器（１
１３，１２３）によって、前記送信用の増幅器１３６の
非線形性に起因するデータエラーは排除される。
非線形性を考慮しない主出力であり、この第１デイヅタ
ル出力ｄｌｌのみであると、該増幅器１３６の入出力特
性は第２図の曲線２２の如くなる。例えば、第２図にお
いて、入力Ｐ１が与えられたとすれば、非線形な（非Ｐ
Ｆｒ望の）出力Ｐ３が現われてし丑う。この場合所望の
出力、すなわち線形な出力はＰ３でなく、Ｐ２でなりれ
ばならない。そこで、入力ＰＬであるときけ、これを補
正して入力Ｐ４に代え、この補正された入力Ｐ４をもっ
て与かけ上人力Ｐ１とすれば、その曲線２２上において
所望の出力Ｐ２が得られることになる。このように、入
力ＰＩを入力Ｐ４へ変換する働きを行うのが、前記の第
１補正デイソタル出力ｄ１２における前記自系出力であ
る。同様のことは第２補正デイジタル出力ｄ２２におけ
る白糸出力によっても行われる。かくして、メモリ回路
（１１１，１２１）とこれに対応するＤ／Ａ変換器（１
１３，１２３）によって、前記送信用の増幅器１３６の
非線形性に起因するデータエラーは排除される。
次に前記第１および第２補正デイソタル出カにおける各
他系出力（それぞれ第２加算器１２２および゛第１加算
器１１２へ入力される）について述べる。これら他系出
力は既述したミキサの変調歪に起因するデータエラーの
防止に有効でへる。既述のとおシ、例えば、第１図は直
交振幅変調方式によるデータ送受信システムを示すもの
であるが、通常の４値の直交振幅変調であれば（位相Ｏ
ｌ ’ ｊπ、７πに対応して、データいＱ Ｉ／ＳＳ
（Ｊ ／／） 。
他系出力（それぞれ第２加算器１２２および゛第１加算
器１１２へ入力される）について述べる。これら他系出
力は既述したミキサの変調歪に起因するデータエラーの
防止に有効でへる。既述のとおシ、例えば、第１図は直
交振幅変調方式によるデータ送受信システムを示すもの
であるが、通常の４値の直交振幅変調であれば（位相Ｏ
ｌ ’ ｊπ、７πに対応して、データいＱ Ｉ／ＳＳ
（Ｊ ／／） 。
（ｌｉｔ Ｑ ｌｌ’ｋ ｌ Ｉｈ） 、 （（ｔ ｌ
／Ｉｓｓ Ｑ ／／）、い１〃Ａ１〃）の４値を割ｐ
描てる）、多少の非線形性があってもデータエラーに至
ることは殆どない。
／Ｉｓｓ Ｑ ／／）、い１〃Ａ１〃）の４値を割ｐ
描てる）、多少の非線形性があってもデータエラーに至
ることは殆どない。
ところが、データ伝送量の増大と共に多値の直交振幅変
調（例えば、１６値、３２値、６４値等）になると、各
データ間を切シ分けるスレッショルドレベル相互間が近
接し、若干の前記変調歪があっても、データの読み誤り
’に生じデータエラーの発生につながる。このようなミ
キサの変調歪は、第１図における第１および第２ミキサ
ー１５゜１２５を構成するダイオードの特性に起因する
。
調（例えば、１６値、３２値、６４値等）になると、各
データ間を切シ分けるスレッショルドレベル相互間が近
接し、若干の前記変調歪があっても、データの読み誤り
’に生じデータエラーの発生につながる。このようなミ
キサの変調歪は、第１図における第１および第２ミキサ
ー１５゜１２５を構成するダイオードの特性に起因する
。
第３図は６４値の直交振幅変調方式における各データの
分布を示すベクトルダイヤグラムである。
分布を示すベクトルダイヤグラムである。
本図の横軸はＩ （ｉｎ −ｐ’ｈａｓｅ ） −ＣＭ
（ｃｈａｎｎｅｌ）、縦軸はＱ （ｑｕａｄｒａｔｕｒ
ｅ ） −ＣＭ ’ｒそれぞれ採って示し、例えばｌ−
ＣＨは第１図のデータＤ１の系、すなわち第１チヤネル
系であジ、Ｑ−ＣＨは同図のデータＤ２の系、すなわち
第２チヤネル系である。もし、第１および第２ミキサ１
１５゜１２５に変調歪がないものとすれば、伝送路１３
７上の６４値のデータは、図中の実線のマ） ＩＪクス
上の各交点に分布し、各データの切ｐ分けは極めて容易
である。ところが実際にはミキサの変調歪があシ、図中
の点線のマトリクス上の各交点に分布する。この点線の
マトリクスは、図から明らかなとおシ、うねＤ’に有し
ておシ正確なデータの切υ分けは困難である。これがデ
ータエラーを生じさせる。そこで、本発明Ｉ／ｉ第３図
において、例えば本来Ｒ１にあるべきデータが、実際に
は変調歪によってＲ２の位置に来るので、このよりなＲ
２の位置に来るデータに対してはΔＱおよびΔ■なる補
正量を予め加えて置き、見かけ上前記の変調歪が見えな
いようにする。この場合、補正量は同一チャネル系内に
止まらず他のチャネル系にも及はさなければならないこ
とに注意すべきである。
（ｃｈａｎｎｅｌ）、縦軸はＱ （ｑｕａｄｒａｔｕｒ
ｅ ） −ＣＭ ’ｒそれぞれ採って示し、例えばｌ−
ＣＨは第１図のデータＤ１の系、すなわち第１チヤネル
系であジ、Ｑ−ＣＨは同図のデータＤ２の系、すなわち
第２チヤネル系である。もし、第１および第２ミキサ１
１５゜１２５に変調歪がないものとすれば、伝送路１３
７上の６４値のデータは、図中の実線のマ） ＩＪクス
上の各交点に分布し、各データの切ｐ分けは極めて容易
である。ところが実際にはミキサの変調歪があシ、図中
の点線のマトリクス上の各交点に分布する。この点線の
マトリクスは、図から明らかなとおシ、うねＤ’に有し
ておシ正確なデータの切υ分けは困難である。これがデ
ータエラーを生じさせる。そこで、本発明Ｉ／ｉ第３図
において、例えば本来Ｒ１にあるべきデータが、実際に
は変調歪によってＲ２の位置に来るので、このよりなＲ
２の位置に来るデータに対してはΔＱおよびΔ■なる補
正量を予め加えて置き、見かけ上前記の変調歪が見えな
いようにする。この場合、補正量は同一チャネル系内に
止まらず他のチャネル系にも及はさなければならないこ
とに注意すべきである。
つまり、第１チヤネル系（Ｉ＝ＣＲ）のデータＤ１につ
いてみると、該データＤＩに予め施すべき補正量は単に
Δ■のみならず、同時にΔＱなる補正量も予め施さなけ
ればならない。このΔＱは尚該データＤ１に係るもので
はなく、第２チヤネル系（Ｑ−ＣＨ）のデータＤ２に係
るものである。
いてみると、該データＤＩに予め施すべき補正量は単に
Δ■のみならず、同時にΔＱなる補正量も予め施さなけ
ればならない。このΔＱは尚該データＤ１に係るもので
はなく、第２チヤネル系（Ｑ−ＣＨ）のデータＤ２に係
るものである。
第１図に戻れば、第１補正デイソタル出力ｄ１２のうち
の前記白糸出力（第１加算器１１２へ入力）がそのΔ■
に相当し、一方、前記のΔＱは、第２補正デイソタル出
力ｄ２２のうちの前記他糸出力（第１加算器１１２へ入
力）に相当する。同様に、第２補正デイソタル出力ｄ２
２のうち前記自系出力（第２加算器１２２へ入力）はＱ
−ＣＭ方向（第２チヤネル系）の補正ｉｋ与え、他系出
力（第１加算器１１２へ入力）はｌ−ＣＨ方向（第１チ
ヤネル系）の補正量を与える。すなわち第１図中の、た
すきがけのバス（いずれも相手方加算器へ入力される）
が上記の事実を明白に図示している。かくして、メモリ
回路（１１１，１２１）とこれに対応するＤ／Ａ変換器
（１１３，１２３）によって、前記第１および第２ミキ
サ１１５゜１２５の変調歪に起因するデータエラーは排
除される。
の前記白糸出力（第１加算器１１２へ入力）がそのΔ■
に相当し、一方、前記のΔＱは、第２補正デイソタル出
力ｄ２２のうちの前記他糸出力（第１加算器１１２へ入
力）に相当する。同様に、第２補正デイソタル出力ｄ２
２のうち前記自系出力（第２加算器１２２へ入力）はＱ
−ＣＭ方向（第２チヤネル系）の補正ｉｋ与え、他系出
力（第１加算器１１２へ入力）はｌ−ＣＨ方向（第１チ
ヤネル系）の補正量を与える。すなわち第１図中の、た
すきがけのバス（いずれも相手方加算器へ入力される）
が上記の事実を明白に図示している。かくして、メモリ
回路（１１１，１２１）とこれに対応するＤ／Ａ変換器
（１１３，１２３）によって、前記第１および第２ミキ
サ１１５゜１２５の変調歪に起因するデータエラーは排
除される。
上述の説明では主として、増幅器の非線形性およびミキ
サの変調歪に起因するデータエラーについて述べたが、
この他送信系における温度変動に基ツクデータエラーも
存在し得る。このような温度変動に対してもこれを打ち
消すような補正量をデータＤ１およびＤ２に対し、第１
および第２メモリ回路１１１および１２１において、予
め加えておけばよい。ただし、温度変動に対する補正量
は、時々刻々変化し一律ではないから、第１および第２
メモリ回路としてＲＯＭ （ｒｅａｄ ｏｎｌｙｍｅｍ
ｏｒｙ ）を用いることはできない。従って、時々刻々
、温度センサー（図示）からの検出データをもとにメモ
リ内容を１゛き換えることのできるＲ Ａ Ｍ （ｒａ
ｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ） ｆ用いる
。
サの変調歪に起因するデータエラーについて述べたが、
この他送信系における温度変動に基ツクデータエラーも
存在し得る。このような温度変動に対してもこれを打ち
消すような補正量をデータＤ１およびＤ２に対し、第１
および第２メモリ回路１１１および１２１において、予
め加えておけばよい。ただし、温度変動に対する補正量
は、時々刻々変化し一律ではないから、第１および第２
メモリ回路としてＲＯＭ （ｒｅａｄ ｏｎｌｙｍｅｍ
ｏｒｙ ）を用いることはできない。従って、時々刻々
、温度センサー（図示）からの検出データをもとにメモ
リ内容を１゛き換えることのできるＲ Ａ Ｍ （ｒａ
ｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ） ｆ用いる
。
前記非線形性ならひに変調歪のように固定的な特性のみ
を対象とするならば、第１および第２メモリ回路１１１
，１２１としてはＲＯＭでも構わない。
を対象とするならば、第１および第２メモリ回路１１１
，１２１としてはＲＯＭでも構わない。
第１および第２メモリ回路１１１，１２１としイは通常
のＩＣメモリを用いることができ、用途に応じて、ＲＯ
Ｍ又はＲＡＭとする。第４図はメモリ回路とそのデータ
バスの一例示示す図であり、特に第１メモリ回路１１１
について示す。第２メモリ回路１２１についても全く同
様である。本図において、ｄｌｌは既述の第１デイジタ
ル出力であシ、例えば３ビツト構成である。ｄ１２Ｉは
既述した第１補正デイソタル出力のうちの自系出力であ
シ、ｄ１２Ｑは該第１補正デイソタル出力のうちの他系
出力である。いずれも例えば５ビツト構成である。そう
すると、第１メモリ回路１１１からのディソタル出力の
全ビット数は１３ （３十５＋５）ビットとなる。そこ
で実施例では８ビツトのメモリを２つ設けて、メモリ回
路１１１となす。８ビツトのメモリは広く市販され安価
且つ入手容易である。なお、下側８ビツトメモリの８ピ
ツト出力のうち３ビツト出力は空きとなるが、若干無駄
となっても大した不利益にはならない。
のＩＣメモリを用いることができ、用途に応じて、ＲＯ
Ｍ又はＲＡＭとする。第４図はメモリ回路とそのデータ
バスの一例示示す図であり、特に第１メモリ回路１１１
について示す。第２メモリ回路１２１についても全く同
様である。本図において、ｄｌｌは既述の第１デイジタ
ル出力であシ、例えば３ビツト構成である。ｄ１２Ｉは
既述した第１補正デイソタル出力のうちの自系出力であ
シ、ｄ１２Ｑは該第１補正デイソタル出力のうちの他系
出力である。いずれも例えば５ビツト構成である。そう
すると、第１メモリ回路１１１からのディソタル出力の
全ビット数は１３ （３十５＋５）ビットとなる。そこ
で実施例では８ビツトのメモリを２つ設けて、メモリ回
路１１１となす。８ビツトのメモリは広く市販され安価
且つ入手容易である。なお、下側８ビツトメモリの８ピ
ツト出力のうち３ビツト出力は空きとなるが、若干無駄
となっても大した不利益にはならない。
上述の説明は送信系１００（第１図）のみを中心にして
なされたが、データエラー防止のために何らかの補正が
与えられれば好都合であることは受信系２００（第１図
）についても同じである。
なされたが、データエラー防止のために何らかの補正が
与えられれば好都合であることは受信系２００（第１図
）についても同じである。
そこで本発明は、前記第１復調器を、第１受信系Ａ／Ｄ
変換器２１３、第１受信課メモリ回路２１１ならびにこ
れらの間に置かれる第１受信系加算器２２で構成し、既
述した送信系における第２レベル変換器と逆の動作を行
わせ、第１出力デイソタルデータＤ’ｌ全得る。同様に
、前記第２復調器を、第２受信系Ａ／Ｄ変換器２２３、
第２受信系メモリ回路２２１ならびにこれらの間に置か
れる第２受イｇ系加算器２２２で構成し、既述した送信
系における第２レベル変換器と逆の動作を行わせ、第２
出力デイソタルデータＤ’２を得る。これら第１および
第２受信系Ａ／Ｄ変換器２１３．２２３は、クロック再
生回路（ＢＴＲ）２４］によって再生されたクロックＣ
ＬＫに同期して動作する。ＢＴＲはｂｉｔ ｔｉｍｍｉ
ｎｇ ｒｅｃｏｖｅｒｙの略である。
変換器２１３、第１受信課メモリ回路２１１ならびにこ
れらの間に置かれる第１受信系加算器２２で構成し、既
述した送信系における第２レベル変換器と逆の動作を行
わせ、第１出力デイソタルデータＤ’ｌ全得る。同様に
、前記第２復調器を、第２受信系Ａ／Ｄ変換器２２３、
第２受信系メモリ回路２２１ならびにこれらの間に置か
れる第２受イｇ系加算器２２２で構成し、既述した送信
系における第２レベル変換器と逆の動作を行わせ、第２
出力デイソタルデータＤ’２を得る。これら第１および
第２受信系Ａ／Ｄ変換器２１３．２２３は、クロック再
生回路（ＢＴＲ）２４］によって再生されたクロックＣ
ＬＫに同期して動作する。ＢＴＲはｂｉｔ ｔｉｍｍｉ
ｎｇ ｒｅｃｏｖｅｒｙの略である。
上述の説明は送信系又は受信系を別々に切フ離して行っ
たが、第１図における送信系１００も、受信系２００も
、伝送路１３７も全て含んだシステム全体としてデータ
エラーを抑圧することができれば好都合である。この場
合は、データエラーの発生要因が何であるかは問わない
。要するに、最終的に得られた第１および第２出力デイ
ソタルデータＤ’ｌおよびＤ’２に欠陥があれば、シス
テム全体としてこれを修正するのである。第５図は第１
図のシステム全体として発生するデータエラーを抑圧す
る場合の要部構成を示す図であシ、第１図と同一の構成
要素には同一の参照番号又は記号を付して示す。本図中
の右上側のブロック５５はデータ判別回路（Ｄ Ｉ Ｓ
： ｄｉｓｃｒｉｍｉｒｔａｔｏｒ）であシ、第１お
よび第２出力デイソタルデータＤ’ｌおよびＤ’２を監
視して、データエラーの発生頻度を判別する。もしその
発生頻度が異常に高くなると、副伝送路５６を介し、中
央処理装置（ＣＰＵ）５３全起動する。中央処理装置５
３はＰ Ｉ Ａ（ｐｅｒｉｐｈ−ｅｒａｌ １ｎｔｅ
ｒｆａｃｅ ａｄａｐｔｅｒ ） ５４ ｆ介して、新
設の第１スイッチ回路（５Ｗ）５１と第２スイッチ回路
（５Ｗ）５２とをテストデータＴＤＩおよびＴＤ２側に
切シ換える。テストデータＴＤＩおよびＴＤ２はそれぞ
れ既知の特定パターンであり、これらテストデータＴＤ
ＩおよびＴＤ２に対応する受信テストデータＴＤ’ｌお
よびＴＤ’２’ｅ判別回路５５において監視し、これを
副伝送路５６を経由して中央処理装置５３に伝える。中
央処理装置５３は、その監視結果を分析して、第１およ
び第２人力アイソタルデータに予めどの位の補正量を加
えておけば、送信データが正しく受信されるかを演算す
る。この演算結果に基づく補正量を、第１および第２メ
モリ回路１１１，１２１（いずれモＲＡ Ｍ ）に入れ
替えることにより、再びシステム全体はデータエラーを
最小にした状態で動作し始める。このＲＡＭへのデータ
の畳込みが済めば、スイッチ回路５１．５２’ｉ通常の
データＤＩ、Ｄ２側に切υ換える。なお、副伝送路５６
は高速めデータ伝送に供されるものではないから、別途
新設する必要はなく、既存の低速回線あるいは公衆回線
を流用プ°れば良い。
たが、第１図における送信系１００も、受信系２００も
、伝送路１３７も全て含んだシステム全体としてデータ
エラーを抑圧することができれば好都合である。この場
合は、データエラーの発生要因が何であるかは問わない
。要するに、最終的に得られた第１および第２出力デイ
ソタルデータＤ’ｌおよびＤ’２に欠陥があれば、シス
テム全体としてこれを修正するのである。第５図は第１
図のシステム全体として発生するデータエラーを抑圧す
る場合の要部構成を示す図であシ、第１図と同一の構成
要素には同一の参照番号又は記号を付して示す。本図中
の右上側のブロック５５はデータ判別回路（Ｄ Ｉ Ｓ
： ｄｉｓｃｒｉｍｉｒｔａｔｏｒ）であシ、第１お
よび第２出力デイソタルデータＤ’ｌおよびＤ’２を監
視して、データエラーの発生頻度を判別する。もしその
発生頻度が異常に高くなると、副伝送路５６を介し、中
央処理装置（ＣＰＵ）５３全起動する。中央処理装置５
３はＰ Ｉ Ａ（ｐｅｒｉｐｈ−ｅｒａｌ １ｎｔｅ
ｒｆａｃｅ ａｄａｐｔｅｒ ） ５４ ｆ介して、新
設の第１スイッチ回路（５Ｗ）５１と第２スイッチ回路
（５Ｗ）５２とをテストデータＴＤＩおよびＴＤ２側に
切シ換える。テストデータＴＤＩおよびＴＤ２はそれぞ
れ既知の特定パターンであり、これらテストデータＴＤ
ＩおよびＴＤ２に対応する受信テストデータＴＤ’ｌお
よびＴＤ’２’ｅ判別回路５５において監視し、これを
副伝送路５６を経由して中央処理装置５３に伝える。中
央処理装置５３は、その監視結果を分析して、第１およ
び第２人力アイソタルデータに予めどの位の補正量を加
えておけば、送信データが正しく受信されるかを演算す
る。この演算結果に基づく補正量を、第１および第２メ
モリ回路１１１，１２１（いずれモＲＡ Ｍ ）に入れ
替えることにより、再びシステム全体はデータエラーを
最小にした状態で動作し始める。このＲＡＭへのデータ
の畳込みが済めば、スイッチ回路５１．５２’ｉ通常の
データＤＩ、Ｄ２側に切υ換える。なお、副伝送路５６
は高速めデータ伝送に供されるものではないから、別途
新設する必要はなく、既存の低速回線あるいは公衆回線
を流用プ°れば良い。
（７）発明の詳細
な説明したように本発明によれば、メモリ回路とこれと
対をなすＤ／Ａ （又はＡ／Ｄ ）変換器の導入により
、きめ細かいデータエラーの抑圧が可能となシ、筒品質
なデータ送受化システムが実現される。
対をなすＤ／Ａ （又はＡ／Ｄ ）変換器の導入により
、きめ細かいデータエラーの抑圧が可能となシ、筒品質
なデータ送受化システムが実現される。
第１図は本発明に基づくデータ送信システムの実施例を
示すブロック図、第２図は第１図に示した送信用の増幅
器１３６の入出力特性を示すグラフ、第３図は６４値の
直交振幅変調方式における各データの分布を示すベクト
ルダイヤグラム、第４図はメモリ回路とそのデータ・ぐ
スの一例を示す図、第５図は第１図のシステム全体とし
て発生するデータエラーを抑圧する場合の要部構成を示
す図である。 １００・・・送信系、１１１・・・第１メモリ回路、１
２１・・・第２メモリ回路、１１２・・・紀ｌ加算器、
１２２・・・第２加算器、１１３・・・第１Ｄ／Ａ変換
器、１２３・・・第２Ｄ／Ａ変換器、１１５・・・第１
ミキサ、１２５・・・第２ミキサ、１３３・・・ハイブ
リッド回路、１３６・・・増幅器、１３７・・・伝送路
、２００・・・受信系、２１１・・・第１受信系メモリ
回路、２２１・・・第２受信系メモリ回路、２１２・・
・第１受信系加算器、２２２・・・第２受信系加算器、
２１３・・・第１受信系Ａ／Ｄ変換器、２２３・・・第
２受信系Ａ／Ｄ変換器、５１・・・第１スイッチ回路、
５２・・・第２スイッチ回路、５３・・・中央処理装置
、５５・・・データ判別回路、５６・・・副伝送路、Ｄ
ｌ・・・第１出カデイヅタルデータ、Ｄ２・・・第２人
力アイソタルデータ、Ｄ′１・・・第１出カデイヅタル
データ、Ｄ′２・・・第２出力ディソタルデータ、ＴＩ
）１・・・第１テストデータ、ＴＤ２・・・第２テスト
データ、ｄｌｌ舎・・・第１ディソメル出力、ｄ２１・
・・第２デイヅタル出力、ｄ ｉ ２・・・第１補正デ
イジタル出方、ｄ２２・・・第２補正デイソタル出力。 手続補正書 昭和５９年１ 月２５日 特許庁長官 着膨 和夫 殿 １、事件の表示 昭和５７年 特許願 第２１２７５９ 号２、発明の
名称 データ送受信システム ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 （外−６名） ５、補正の対象 （１）明細書の「特許’ＡｆＪ求の］ｆ帽ＩＪの欄（２
）明細書の「発明の詳細な説明」の欄（３）図面（第１
図、第５図） ６、補正の内容 （１）明細書の「特許請求の範囲」の師を別紙のとおり
補正します。 （２）明１１１１ｔｉｆの［発明の詳細な説１ガ」の欄
を次のとおり補正します。 ＣＹ）第９頁第８〜９行目 ［１″″０”１”、″ ”、１”、１”θ 等」を「１″″０”１″、″０”１″−”等」と補正し
ます。 （イ） 第１６頁第１０行目 「非脚形性」を「変調歪」と抽正します。 （つ） 第１９頁第１８行目 「（図示）」を「（１ス示せず）」とη；Ｉ正しまず。 に） 第２１頁第１１行目 「２２」をｒ２１２」と補正します。 （３）第２２頁第２行目 「ｔｉｍｍｉｎｇ Ｊを［ｔｉ、ｍｌｍｇｊと補正しま
す。 （３）図面２次のとおり補正します。 ぐわ 第１図を別紙のとおり補正します。 （イ）別紙第５図（写し）に未配訂正したとおり樫照番
号［１１２Ｊを［１２１ｊと補正しまず。 Ｚ 添伺書類の目録 （１）師正特Ｗ１〜請求のｉｉミコ囲 １
通（２）補正図面（第１図、第５図） １曲２、特
許請求の範囲 １ 第１チヤネル系に属する複数チャネルの各第１人力
ディジタルデータの組合せＧこ対応したアナログレベル
信号に変換する第ルベル変換器と、該第ルベル変換器か
らの第１アナログ出力を第１人力に受信し第２人力Ｇこ
第１キヤリアを受信する第１ミキサと、第２チヤネル系
に属する複数チャネルの各第２人力ディジタルデータの
組合せに対応したアナログレベル信号に変換する第２レ
ベル変侠器と、該第２レベル変換器からの第２アナ四グ
出力を第１人力に受信し第２人力に第２キヤリアを受信
する第２ミキサと、ｍ記第１および第２ミキサからの各
アナログ出力を合成するノ１イブリッド回路と、該ハイ
プリ、ド１０１路の出力を送信レベルまで増１ｌＩｆ’
Ｈｊする増１肖器とからなる送信系とユ前記第１チャネ
ル系および第２チヤネル糸に対応してＮｉＪ記送信系か
らの送信信号をそれぞれゼ＋生シ、再生された第１アナ
ログレベル信号および第２アナログレベル信号を第１出
力ディジタルデータおよび７ＡＳ２出力デイジタルデー
タにそれぞれ復調する第１復調器および第２復調器とを
有する受信系、とからなるデータ送受信システムにおい
て、ＭｉＪ記第ルベル変換器は第１メモリ回路および第
１Ｄ／Ａ変換器を含んでなり、該第１メモリ回路はｎ１
ノ記第１チヤネル系の入力ディジタルデータをアドレス
人力として対応する第１デイジタル出力五該第１Ｄ／Ａ
変換器に印加すると同時に該入力ディジタルデータにｌ
＋ｉ５じて予め定めた第１仙正デイジタル出力を該第１
Ｄ／Ａ変換器に送出可能であり、同様に前記第２レベル
変換器は第２メモリ回路および第２Ｄ／Ａ変換器を含ん
でなり、該第２メモリ回路はｒｊｉｉ記第２チャネル糸
の入力ディジタルデータをアドレス人力として％ｔ ｌ
ｌ１＝”＼する第２デイジタル出力を該第２ Ｄ ／
ｐ−変換器にＦ：、１」加すると同時に該入力ディジタ
ルデータにＪ心して予め定めた第２補正デイジタル出力
を該第２Ｄ／Ａ変艇器に送出可能であり、ｉ１ｊ記第Ｉ
Ｄ／Ａ変便器はｔｊｉｆ記第１ディジタル出力と共に前
記第１および第２補正デイジタル出力のいずれか一方又
は双方を入力としてｌｊａ記第１アナログ出力を送出し
、同様に前記第２Ｄ／Ａ変換器はｎＵ記第２ディジタル
出力と共に前記第１および第２補正デイジタル出力のい
ずれか一方又は双方を入力としてｎｉＪ記第２アナ四グ
出力を送出することを特徴とするデータ送受信システム
。 ２、 Ｒｉｊ記第１メモリ回路からの８ｉＩ記第１補
正デイジタル出力は前記第１Ｄ／Ａ変４＜か器に印加す
べき第１の自系出力および前記第２Ｄ／Ａ変換器に印加
すべき第１の他系出力からなり、同様に前記第２メモリ
回路からの前記第２補正デイジタル出力は前記第２Ｄ／
Ａ変換器に印加すべき第２の白糸出力および＋ＪＵ記第
１Ｄ／Ａ変換器に印加すべき第２の他糸出力からなり、
ｆｌ（５記第１の自系出力と削イ［！第２の他糸出力と
を加え合わせる第１加算器および前記第２の自系出力と
前記）〉）１の他糸出力とを加え合わせる第２加算器と
を有する９保許晶求の範囲第１項記載のデータ送受信シ
ステム。 ３、 前記第１復調器が、前記第１アナログレベル信号
を受信する第１受信糸Ａ ／ Ｄ変換器と該第１受信糸
Ａ ／ Ｄ変換器の出力を受信する第１受信糸メモリ回
路とこれら第１受信系Ａ／Ｄ変換器と第１受信系メモリ
回路との間に１ｆ１かれる第１受信系加？ｙ器を有して
なり、前記第２レベル変換器と迎の動作を行うことによ
って前記第１出力デイジタルデータを得、同様に前記第
２復調器が、前記第２アナログレベル信号を受信する第
２受信系Ａ ／ Ｄ変換器と該第２受信糸Ａ ／ Ｄ変
換器の出力を受信する第２受信系メモリ回路とこれら第
２受信系Ａ／Ｄ変換器と第２受信糸メモリ回に＾との間
に置かれる第２受信系加算器を有してなり、前記第２レ
ベル変換器と逆の％ｊ＋作を行うことＧこよって１１１
ｊ記第２出力デイジタルデータを得る特許請求の範囲グ
１項記載のデータ送受信システム。 ４、前記第１出力デイジタルデータおよび前記第２出力
デイジタルデータを前記受信糸Ｇこおいて監視するデー
タ判別回路と、該データ判別回路からの判別出力を前記
送信系に帰還する副伝送順と、その帰装置された判別出
力に従って所定のＨ１ｊ記第１袖正ディジタル出力およ
び前記第２袖正デイジタル出力にそれぞれ対ルｂ：する
各データを演算する中央処理装置とを備え、その演算さ
れた各データをＭｆｊ記第１メモリ回路および第２メモ
ＩＪ ＋Ｃ！＋路Ｇこ書込むようにした特許ｍｌ求の市
゛１囲第１項記載のデータ送受信システム。 ５、 ｒｉｉＪ記の演算された各データを得るＧこ際
し、前記第１および第１出力デイジタルデータ乞左でそ
れぞれ第１および第２テストデータを第１および第２メ
モリ回路に印加するための第１および第２スイッチ回路
を備える特許請求の範囲第４項η１゜載のデータ送受信
システム。
示すブロック図、第２図は第１図に示した送信用の増幅
器１３６の入出力特性を示すグラフ、第３図は６４値の
直交振幅変調方式における各データの分布を示すベクト
ルダイヤグラム、第４図はメモリ回路とそのデータ・ぐ
スの一例を示す図、第５図は第１図のシステム全体とし
て発生するデータエラーを抑圧する場合の要部構成を示
す図である。 １００・・・送信系、１１１・・・第１メモリ回路、１
２１・・・第２メモリ回路、１１２・・・紀ｌ加算器、
１２２・・・第２加算器、１１３・・・第１Ｄ／Ａ変換
器、１２３・・・第２Ｄ／Ａ変換器、１１５・・・第１
ミキサ、１２５・・・第２ミキサ、１３３・・・ハイブ
リッド回路、１３６・・・増幅器、１３７・・・伝送路
、２００・・・受信系、２１１・・・第１受信系メモリ
回路、２２１・・・第２受信系メモリ回路、２１２・・
・第１受信系加算器、２２２・・・第２受信系加算器、
２１３・・・第１受信系Ａ／Ｄ変換器、２２３・・・第
２受信系Ａ／Ｄ変換器、５１・・・第１スイッチ回路、
５２・・・第２スイッチ回路、５３・・・中央処理装置
、５５・・・データ判別回路、５６・・・副伝送路、Ｄ
ｌ・・・第１出カデイヅタルデータ、Ｄ２・・・第２人
力アイソタルデータ、Ｄ′１・・・第１出カデイヅタル
データ、Ｄ′２・・・第２出力ディソタルデータ、ＴＩ
）１・・・第１テストデータ、ＴＤ２・・・第２テスト
データ、ｄｌｌ舎・・・第１ディソメル出力、ｄ２１・
・・第２デイヅタル出力、ｄ ｉ ２・・・第１補正デ
イジタル出方、ｄ２２・・・第２補正デイソタル出力。 手続補正書 昭和５９年１ 月２５日 特許庁長官 着膨 和夫 殿 １、事件の表示 昭和５７年 特許願 第２１２７５９ 号２、発明の
名称 データ送受信システム ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 （外−６名） ５、補正の対象 （１）明細書の「特許’ＡｆＪ求の］ｆ帽ＩＪの欄（２
）明細書の「発明の詳細な説明」の欄（３）図面（第１
図、第５図） ６、補正の内容 （１）明細書の「特許請求の範囲」の師を別紙のとおり
補正します。 （２）明１１１１ｔｉｆの［発明の詳細な説１ガ」の欄
を次のとおり補正します。 ＣＹ）第９頁第８〜９行目 ［１″″０”１”、″ ”、１”、１”θ 等」を「１″″０”１″、″０”１″−”等」と補正し
ます。 （イ） 第１６頁第１０行目 「非脚形性」を「変調歪」と抽正します。 （つ） 第１９頁第１８行目 「（図示）」を「（１ス示せず）」とη；Ｉ正しまず。 に） 第２１頁第１１行目 「２２」をｒ２１２」と補正します。 （３）第２２頁第２行目 「ｔｉｍｍｉｎｇ Ｊを［ｔｉ、ｍｌｍｇｊと補正しま
す。 （３）図面２次のとおり補正します。 ぐわ 第１図を別紙のとおり補正します。 （イ）別紙第５図（写し）に未配訂正したとおり樫照番
号［１１２Ｊを［１２１ｊと補正しまず。 Ｚ 添伺書類の目録 （１）師正特Ｗ１〜請求のｉｉミコ囲 １
通（２）補正図面（第１図、第５図） １曲２、特
許請求の範囲 １ 第１チヤネル系に属する複数チャネルの各第１人力
ディジタルデータの組合せＧこ対応したアナログレベル
信号に変換する第ルベル変換器と、該第ルベル変換器か
らの第１アナログ出力を第１人力に受信し第２人力Ｇこ
第１キヤリアを受信する第１ミキサと、第２チヤネル系
に属する複数チャネルの各第２人力ディジタルデータの
組合せに対応したアナログレベル信号に変換する第２レ
ベル変侠器と、該第２レベル変換器からの第２アナ四グ
出力を第１人力に受信し第２人力に第２キヤリアを受信
する第２ミキサと、ｍ記第１および第２ミキサからの各
アナログ出力を合成するノ１イブリッド回路と、該ハイ
プリ、ド１０１路の出力を送信レベルまで増１ｌＩｆ’
Ｈｊする増１肖器とからなる送信系とユ前記第１チャネ
ル系および第２チヤネル糸に対応してＮｉＪ記送信系か
らの送信信号をそれぞれゼ＋生シ、再生された第１アナ
ログレベル信号および第２アナログレベル信号を第１出
力ディジタルデータおよび７ＡＳ２出力デイジタルデー
タにそれぞれ復調する第１復調器および第２復調器とを
有する受信系、とからなるデータ送受信システムにおい
て、ＭｉＪ記第ルベル変換器は第１メモリ回路および第
１Ｄ／Ａ変換器を含んでなり、該第１メモリ回路はｎ１
ノ記第１チヤネル系の入力ディジタルデータをアドレス
人力として対応する第１デイジタル出力五該第１Ｄ／Ａ
変換器に印加すると同時に該入力ディジタルデータにｌ
＋ｉ５じて予め定めた第１仙正デイジタル出力を該第１
Ｄ／Ａ変換器に送出可能であり、同様に前記第２レベル
変換器は第２メモリ回路および第２Ｄ／Ａ変換器を含ん
でなり、該第２メモリ回路はｒｊｉｉ記第２チャネル糸
の入力ディジタルデータをアドレス人力として％ｔ ｌ
ｌ１＝”＼する第２デイジタル出力を該第２ Ｄ ／
ｐ−変換器にＦ：、１」加すると同時に該入力ディジタ
ルデータにＪ心して予め定めた第２補正デイジタル出力
を該第２Ｄ／Ａ変艇器に送出可能であり、ｉ１ｊ記第Ｉ
Ｄ／Ａ変便器はｔｊｉｆ記第１ディジタル出力と共に前
記第１および第２補正デイジタル出力のいずれか一方又
は双方を入力としてｌｊａ記第１アナログ出力を送出し
、同様に前記第２Ｄ／Ａ変換器はｎＵ記第２ディジタル
出力と共に前記第１および第２補正デイジタル出力のい
ずれか一方又は双方を入力としてｎｉＪ記第２アナ四グ
出力を送出することを特徴とするデータ送受信システム
。 ２、 Ｒｉｊ記第１メモリ回路からの８ｉＩ記第１補
正デイジタル出力は前記第１Ｄ／Ａ変４＜か器に印加す
べき第１の自系出力および前記第２Ｄ／Ａ変換器に印加
すべき第１の他系出力からなり、同様に前記第２メモリ
回路からの前記第２補正デイジタル出力は前記第２Ｄ／
Ａ変換器に印加すべき第２の白糸出力および＋ＪＵ記第
１Ｄ／Ａ変換器に印加すべき第２の他糸出力からなり、
ｆｌ（５記第１の自系出力と削イ［！第２の他糸出力と
を加え合わせる第１加算器および前記第２の自系出力と
前記）〉）１の他糸出力とを加え合わせる第２加算器と
を有する９保許晶求の範囲第１項記載のデータ送受信シ
ステム。 ３、 前記第１復調器が、前記第１アナログレベル信号
を受信する第１受信糸Ａ ／ Ｄ変換器と該第１受信糸
Ａ ／ Ｄ変換器の出力を受信する第１受信糸メモリ回
路とこれら第１受信系Ａ／Ｄ変換器と第１受信系メモリ
回路との間に１ｆ１かれる第１受信系加？ｙ器を有して
なり、前記第２レベル変換器と迎の動作を行うことによ
って前記第１出力デイジタルデータを得、同様に前記第
２復調器が、前記第２アナログレベル信号を受信する第
２受信系Ａ ／ Ｄ変換器と該第２受信糸Ａ ／ Ｄ変
換器の出力を受信する第２受信系メモリ回路とこれら第
２受信系Ａ／Ｄ変換器と第２受信糸メモリ回に＾との間
に置かれる第２受信系加算器を有してなり、前記第２レ
ベル変換器と逆の％ｊ＋作を行うことＧこよって１１１
ｊ記第２出力デイジタルデータを得る特許請求の範囲グ
１項記載のデータ送受信システム。 ４、前記第１出力デイジタルデータおよび前記第２出力
デイジタルデータを前記受信糸Ｇこおいて監視するデー
タ判別回路と、該データ判別回路からの判別出力を前記
送信系に帰還する副伝送順と、その帰装置された判別出
力に従って所定のＨ１ｊ記第１袖正ディジタル出力およ
び前記第２袖正デイジタル出力にそれぞれ対ルｂ：する
各データを演算する中央処理装置とを備え、その演算さ
れた各データをＭｆｊ記第１メモリ回路および第２メモ
ＩＪ ＋Ｃ！＋路Ｇこ書込むようにした特許ｍｌ求の市
゛１囲第１項記載のデータ送受信システム。 ５、 ｒｉｉＪ記の演算された各データを得るＧこ際
し、前記第１および第１出力デイジタルデータ乞左でそ
れぞれ第１および第２テストデータを第１および第２メ
モリ回路に印加するための第１および第２スイッチ回路
を備える特許請求の範囲第４項η１゜載のデータ送受信
システム。
Claims (1)
- 【特許請求の範囲】 １、 第１チヤネル系に属する複数チャネルの各第１出
力デイジタルデータの組合せに対応したアナログレベル
信号に変換する第ルベル変換器と、該＠ルベル変換器か
らの第１アナログ出力を第１人力に受信し第２人力に第
１キヤリアを受信する第１ミキサと、第２チヤネル系に
属する複数チャネルの各第１出力デイジタルデータの組
合せに対応したアナログレベル信号に変換する第２レベ
ル変換器と、該第２レベル変換器からの第２アナログ出
力を第１入力に受信し第２人力に第２キヤリアを受信す
る第２ミキサと、前記第１および第２ミキサからの各ア
ナログ出力を合成するハイブリッド回路と、該ハイブリ
ッド回路の出力を送信レベルまで増幅する増幅器とから
なる送信系と；前記第１チヤネル系および第２チヤネル
系に対応して前記送信系からの送信化号音それぞれ再生
し、再生された第１アナログレベル信号および第２アナ
ログレベル信号を第１出力デイジタルデータおヨヒ第２
出力ディソタルデータにそれぞれ復調する第１復調器お
よび第２復調器とを有する受信系；とからなるデータ送
受信システムにおいて、前記第ルベル変換器は第１メモ
リ回路および第１Ｄ／Ａ変換器を含んでなり、該第１メ
モリ回路は前記第１チヤネル系の入力ディヅタルデータ
をアドレス入力として対応する第１デイヅタル出力を該
第１Ｄ／Ａ変換器に印加すると同時に該入力ディヅタル
データに応じて予め定めた第１補正デイソタル出力をも
該第１Ｄ／Ａ変換器に印加し、同様に前記第２−レベル
変換器は第２メモリ回路および第２Ｄ／Ａ変換器を含ん
でなり、該第２メモリ回路は前記第２チヤネル系の入力
ディソタルデータをアドレス入力として対応する第２デ
イヅタル出力を該第２Ｄ／Ａ変換器に印加すると同時に
該入力ディソタルデータに応じて予め定めた第２補正デ
イソタル出力をも該第２Ｄ／Ａ変換器に印加し、前記第
１Ｄ／Ａ変換器は前記第１ディヅタル出力と共にＴｈ＋
および第２補正デイジタル出力のいずれか一方又は双方
全入力として前記第１アナログ出力を送出し、同様に前
記第２Ｄ／Ａ変換門は前記第２′７″イソタル出力と共
にＭ６ｉおよび第２補正デイソタル出力のいずれか一方
又は双方を入力として前記第２アナログ出力を送出する
こと全特徴とするデータ送受信システム。 ２、 前記第１メモリ回路からの前記第１補正ｒイソタ
ル出力は前記第１Ｄ／Ａ変換器に印加すべき第１の白糸
出力および前記第２Ｄ／Ａ変換器に印加すべき第１の他
系出力からなシ、同様に前記第２メモリ回路からの前記
第２補正デイジタル出力は前記第２Ｄ／Ａ変換器に印加
すべき第２の自系出力および前記第１Ｄ／Ａ変換器に印
加すべき第２の他系出力からなシ、前記第１の白糸出力
と前記第２の他系出力とを加え合わせる第１加算器およ
び前記第２の自系出力と前記第１の他系出力とを加え合
わせる第２加算器とを有する特許請求の範囲第１項記載
のデータ送受信システム。 ３ 前記第１後調器が、前記第１アナログレベル信号全
受信する第１受信系Ａ／Ｄ変換器と該第１受信系Ａ／Ｄ
変換器の出力を受信する第１受信系メモリ回路とこれら
第１受信系Ａ／Ｄ変換器と第１受信系メモリ回路との間
に置かれる第１受信系加算器を有してなシ、前記第ルベ
ル変換器と逆の動作を行うことによって前記第１出力デ
イソタルデータＤ’ｌを得、同様に前記第２復調器が、
前記第２アナログレベル信号を受信する第２受信系Ａ／
Ｄ変換器と該第２受信系Ａ／Ｄ変換器の出力？受信する
第２受信系メモリ回路とこれら第２受信系Ａ／Ｄ変換器
と第２受信系メモリ回路との間に置かれる第２受信系加
算器を有してなシ、前記第２レベル変換器と逆の動作を
行うことによって前記第２出力デイソタルデータＤ’２
を得る特許請求の範囲第１項記載のデータ送受信システ
ム。 ４、前記第１出力デイヅタルデータおよび前記第２出力
デイソタルデータ全前記受信系において監視するデータ
判別回路と、該データ判別回路からの判別出力を前記送
信系に帰還する。副伝送路と、その帰還された判別出力
に従って所定の前記第１補正ｒイソタル出力および前記
第２補正デイソタル出力にそれぞれ対応する各データを
演算する中央処理装置とを備え、その演算された各デー
タを前記第１メモリ回路および第２メモリ回路に書込む
ようにした特許請求の範囲第１項記載のデータ送受化シ
ステム。 ５、 前記の演算された各データを得るに際し、前記第
１および第２人力ディジタルデータに代えてそれぞれ第
１および第２テストデータを第１および第２メモリ回路
に印加するための第１および８＋！２スイッチ回路を備
える特許請求の範囲第４項記載のデータ送受信システム
。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212759A JPS59112748A (ja) | 1982-12-06 | 1982-12-06 | デ−タ送受信システム |
| CA000442054A CA1244138A (en) | 1982-12-06 | 1983-11-28 | Data transmitting-receiving system |
| US06/556,552 US4573153A (en) | 1982-12-06 | 1983-11-30 | Data transmitting-receiving system for suppressing data error |
| EP83307363A EP0112107B1 (en) | 1982-12-06 | 1983-12-02 | Data transmitting-receiving system |
| DE8383307363T DE3379628D1 (en) | 1982-12-06 | 1983-12-02 | Data transmitting-receiving system |
| KR1019830005771A KR860001261B1 (ko) | 1982-12-06 | 1983-12-06 | 데이타 송수신 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212759A JPS59112748A (ja) | 1982-12-06 | 1982-12-06 | デ−タ送受信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112748A true JPS59112748A (ja) | 1984-06-29 |
Family
ID=16627932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57212759A Pending JPS59112748A (ja) | 1982-12-06 | 1982-12-06 | デ−タ送受信システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4573153A (ja) |
| EP (1) | EP0112107B1 (ja) |
| JP (1) | JPS59112748A (ja) |
| KR (1) | KR860001261B1 (ja) |
| CA (1) | CA1244138A (ja) |
| DE (1) | DE3379628D1 (ja) |
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- 1983-11-30 US US06/556,552 patent/US4573153A/en not_active Expired - Fee Related
- 1983-12-02 EP EP83307363A patent/EP0112107B1/en not_active Expired
- 1983-12-02 DE DE8383307363T patent/DE3379628D1/de not_active Expired
- 1983-12-06 KR KR1019830005771A patent/KR860001261B1/ko not_active Expired
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