JPS5911502A - 電源オフ検知回路 - Google Patents
電源オフ検知回路Info
- Publication number
- JPS5911502A JPS5911502A JP57118550A JP11855082A JPS5911502A JP S5911502 A JPS5911502 A JP S5911502A JP 57118550 A JP57118550 A JP 57118550A JP 11855082 A JP11855082 A JP 11855082A JP S5911502 A JPS5911502 A JP S5911502A
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- JP
- Japan
- Prior art keywords
- iil
- power
- block
- gate
- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/602—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors in integrated circuits
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- Logic Circuits (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明Ｃゴ、ＩＩＬロジック素子を有するＩＣニオいて
、一部ブロックのＩＩＬ用電原電源フになったこと乞検
知し、他ブロックにその情報を伝達する電源オフ検知回
路に関するものである。
、一部ブロックのＩＩＬ用電原電源フになったこと乞検
知し、他ブロックにその情報を伝達する電源オフ検知回
路に関するものである。
電源オフ検知回路は、例えば、ＶＴＲ，において、記録
時にポーズ状態にした時、テープが少し逆方向に巻戻さ
れ、ポーズが解除されたとき正方向に送られて、正しい
継ぎ目から新らしい信号？記録するように機能する回路
に使われている。第１図はこのような機能？有するＶＴ
Ｒの主要部な示す。
時にポーズ状態にした時、テープが少し逆方向に巻戻さ
れ、ポーズが解除されたとき正方向に送られて、正しい
継ぎ目から新らしい信号？記録するように機能する回路
に使われている。第１図はこのような機能？有するＶＴ
Ｒの主要部な示す。
今、テープ１に記録が行なわれており、ＣＴＬバルスカ
ＣＴ Ｌベンド２によって、図のようにＣＩまで記録さ
れた時、ポーズ状態にされたとする。そうすると、キャ
プスタンモータ８は制御回路６の指令によって、記録時
の回転方向とは逆方向に所定時間回転する。このため、
テープ１は巻戻され、この時、ＣＴＬヘッド２はテープ
１の下辺に記録されているＣＴＬパルス馨、ＣＨ＋ Ｃ
２＊ Ｃ３・・・・・・の順に所定再生する。
ＣＴ Ｌベンド２によって、図のようにＣＩまで記録さ
れた時、ポーズ状態にされたとする。そうすると、キャ
プスタンモータ８は制御回路６の指令によって、記録時
の回転方向とは逆方向に所定時間回転する。このため、
テープ１は巻戻され、この時、ＣＴＬヘッド２はテープ
１の下辺に記録されているＣＴＬパルス馨、ＣＨ＋ Ｃ
２＊ Ｃ３・・・・・・の順に所定再生する。
再生されたＣＴＬパルスＣ＋ ＋Ｃｔ 、Ｃｓ・・
・曲・・は増幅器４ンへてカウンタ５に送られ、カウン
タ５はＣＴＬパルスの数ｒカウントする。
・曲・・は増幅器４ンへてカウンタ５に送られ、カウン
タ５はＣＴＬパルスの数ｒカウントする。
ポーズ時は、カウンタ５は該カウント数を保持し、一方
キャプスタンモータ８に供給される電源あるいは制御回
路６に供給される電源はオフにされ、ｍ電が行なわれる
。
キャプスタンモータ８に供給される電源あるいは制御回
路６に供給される電源はオフにされ、ｍ電が行なわれる
。
次にポーズが解除され、引き続き記録が開始された時は
、カウンタ５に記憶されているＣＴＬパルスの数だけテ
ープ１が正方向に送られ、かつポーズ前に記録した信号
と、今度記録しようとする新たな信号との位相合せが行
なわれるそして、このＣＴＬパルスの数だけテープ、が
送られた時点で新たな記録信号がテープの記録ヘッドあ
るいはＣＴＬヘッド等に送られ、この新たな記録信号は
ポーズ前に記録された記録信号に引き続いて、重ならず
又は間があくことなく記録される。
、カウンタ５に記憶されているＣＴＬパルスの数だけテ
ープ１が正方向に送られ、かつポーズ前に記録した信号
と、今度記録しようとする新たな信号との位相合せが行
なわれるそして、このＣＴＬパルスの数だけテープ、が
送られた時点で新たな記録信号がテープの記録ヘッドあ
るいはＣＴＬヘッド等に送られ、この新たな記録信号は
ポーズ前に記録された記録信号に引き続いて、重ならず
又は間があくことなく記録される。
このような操作な行なわせる場合、ポーズ時にはカウン
タ５のカウント値？記憶させておくため、カウンタには
常に電源な接続しておく必要がある。しかし、キャプス
タンモータ８は通常停止状態にされているから、制御回
路６や増幅器７には電源？接続せず、省電力化を行なう
ことが必要となる。また、カウンタ５にノイズが人力し
て、カウント値が変わらないような配慮乞する必要があ
る。
タ５のカウント値？記憶させておくため、カウンタには
常に電源な接続しておく必要がある。しかし、キャプス
タンモータ８は通常停止状態にされているから、制御回
路６や増幅器７には電源？接続せず、省電力化を行なう
ことが必要となる。また、カウンタ５にノイズが人力し
て、カウント値が変わらないような配慮乞する必要があ
る。
上記のようなカウンタ５および制御回路６を１チツプＩ
Ｃで作るような場合、従来は第２図に示されているよう
な電源オフ検知回路が用いられていた。図において、２
９は外部電源３１によって動作し、必要に応じて該外部
電源の接続がオン、オフされるＩＩＬ素子の第１のブロ
ックである。また、ろ０は常時動作しているＩＩＬ素子
の第２のブロックである。さらに、１１は電源３１０オ
ンおよびオフの動作なＩＣ内に伝えるための入力端子、
１３．１４．１５，１６．１７および１８は抵抗、１９
．２０および２１はトランジスタ、２７．２８はＩＩＬ
ゲートである。
Ｃで作るような場合、従来は第２図に示されているよう
な電源オフ検知回路が用いられていた。図において、２
９は外部電源３１によって動作し、必要に応じて該外部
電源の接続がオン、オフされるＩＩＬ素子の第１のブロ
ックである。また、ろ０は常時動作しているＩＩＬ素子
の第２のブロックである。さらに、１１は電源３１０オ
ンおよびオフの動作なＩＣ内に伝えるための入力端子、
１３．１４．１５，１６．１７および１８は抵抗、１９
．２０および２１はトランジスタ、２７．２８はＩＩＬ
ゲートである。
また、第３図は第２図の回路の主要部の信号のタイムチ
ャートを示す。
ャートを示す。
このような構成の電源オフ検知回路にお〜・て第１のブ
ロック２９に電源が加えられている状態つまりｌ（［３
１がオンしている状態では、例えば図示されていない制
御回路から端子１１にゝＬルベルの信号１２が第３図の
Ａ期間に示されているように加えられ、トランジスタ１
９．２０．２１ はオフしている。そのため、信号２
５はゲート２７で反転され、その反転信号がそのままゲ
ート２８に入力するので、第３図に示されているように
、信号２６は信号２５と同様の信号になる。
ロック２９に電源が加えられている状態つまりｌ（［３
１がオンしている状態では、例えば図示されていない制
御回路から端子１１にゝＬルベルの信号１２が第３図の
Ａ期間に示されているように加えられ、トランジスタ１
９．２０．２１ はオフしている。そのため、信号２
５はゲート２７で反転され、その反転信号がそのままゲ
ート２８に入力するので、第３図に示されているように
、信号２６は信号２５と同様の信号になる。
一方、電源ろ１がオフしたとすると、端子１１には前記
の図示されていない制御回路からゝＨ′の信号１２が、
第３図のＢ期間に示されているように印加され、トラン
ジスタ１９．２０．２１ はオンする。そのため、信
号２５のゝＨ／１％Ｌ／にかかわらず、ゲート２８の入
力は＼Ｊ、／となる。したがって、信号２６は第３図に
示されているように、＼Ｈ′に固定され、ｔ［ｉ３１オ
フに対して所望の信号が得られたことになる。
の図示されていない制御回路からゝＨ′の信号１２が、
第３図のＢ期間に示されているように印加され、トラン
ジスタ１９．２０．２１ はオンする。そのため、信
号２５のゝＨ／１％Ｌ／にかかわらず、ゲート２８の入
力は＼Ｊ、／となる。したがって、信号２６は第３図に
示されているように、＼Ｈ′に固定され、ｔ［ｉ３１オ
フに対して所望の信号が得られたことになる。
第２図に示されている電源オフ検知回路？第１図に示し
たＶＴＲに応用すると次のようになる。ＩＩＬ素子の第
１のブロック２９は制御回路−６および増幅器７に相当
する。また、ＩＩＬ素子の第２のブロック６０はカウン
タ５に相当する。
たＶＴＲに応用すると次のようになる。ＩＩＬ素子の第
１のブロック２９は制御回路−６および増幅器７に相当
する。また、ＩＩＬ素子の第２のブロック６０はカウン
タ５に相当する。
さらに、ＩＩＬゲート２７の入力信号２５はＣＴＬヘッ
ド２によって再生されたＣＴＬ）（ルスに相当し、ＩＩ
Ｌ素子の第１のブロック２９ ）電源３１がオンの間は
ＣＴＬパルスは■ＩＬゲート２７２８ン通ってその出力
側に接続されたカウンタに人力する。一方、第１のＪＩ
Ｌ素子ブロック２９０屯源ろ１がオフにされると、ＩＩ
Ｌゲー）２８の出力は％Ｈ／になり、ＩＩＬゲート２８
の出力側ニ接続されたカウントの値はそのカウント値を
保持する。この時、該カウンタの入力は強制的に′Ｈ′
にされているので、ゲート２７０入力端からノイズ等が
入力しても、カウンタには何の影響もない。このように
、第２図の電源オフ検知回路は、入力情報のホールドと
ノイズ除去の役目？する。
ド２によって再生されたＣＴＬ）（ルスに相当し、ＩＩ
Ｌ素子の第１のブロック２９ ）電源３１がオンの間は
ＣＴＬパルスは■ＩＬゲート２７２８ン通ってその出力
側に接続されたカウンタに人力する。一方、第１のＪＩ
Ｌ素子ブロック２９０屯源ろ１がオフにされると、ＩＩ
Ｌゲー）２８の出力は％Ｈ／になり、ＩＩＬゲート２８
の出力側ニ接続されたカウントの値はそのカウント値を
保持する。この時、該カウンタの入力は強制的に′Ｈ′
にされているので、ゲート２７０入力端からノイズ等が
入力しても、カウンタには何の影響もない。このように
、第２図の電源オフ検知回路は、入力情報のホールドと
ノイズ除去の役目？する。
一般的にいえば、第１のＩ Ｉ Ｌ 素子ブロック２９
０電源がオフになった時は、第２のＩＩＬ素子ブロック
６０はＩＩＬゲート２８のゝＨ′出力により、固定モー
ドに保持されるということができる。
０電源がオフになった時は、第２のＩＩＬ素子ブロック
６０はＩＩＬゲート２８のゝＨ′出力により、固定モー
ドに保持されるということができる。
しかし、上記した従来の電源オフ検知回路は制御用の検
知端子１１が必要であり、端子数が多いという欠点があ
った。また、ＩＣ内部に必要とされる情報本数が増すと
、抵抗１３〜１８．トランジスタ１９〜２１の数が増加
し、不紅済であるという欠点があった。
知端子１１が必要であり、端子数が多いという欠点があ
った。また、ＩＣ内部に必要とされる情報本数が増すと
、抵抗１３〜１８．トランジスタ１９〜２１の数が増加
し、不紅済であるという欠点があった。
本発明の目的は、上記した従来技術の欠点？除去し検知
端子？もうけることなく、できつる限り少ない素子数で
安定に動作する電源オフ検知回路？提供することにある
。
端子？もうけることなく、できつる限り少ない素子数で
安定に動作する電源オフ検知回路？提供することにある
。
本発明の特徴は、電源オフのありうる第１のブロック内
に配置され、かつ入力が開放されたＩＩＬゲートの出力
により、常時動作している第２のブロックのＩＩＬゲー
トをドライブすることにより、検知端子を設けることな
く少ない素子数で安定に動作するようにした点にある。
に配置され、かつ入力が開放されたＩＩＬゲートの出力
により、常時動作している第２のブロックのＩＩＬゲー
トをドライブすることにより、検知端子を設けることな
く少ない素子数で安定に動作するようにした点にある。
以下に、本発明の一実施例２第４図、第５図および第６
図により説明する。第４〜６図において第２図と同一な
機能２有するものには同一の符号が付されている。
図により説明する。第４〜６図において第２図と同一な
機能２有するものには同一の符号が付されている。
第４図において、６６は第１のブロック２９内のＩＩＬ
ゲートであり入力が開放で無接続、２７゜２８．５４は
第２のブロック３０内のＩＩＬゲートである。
ゲートであり入力が開放で無接続、２７゜２８．５４は
第２のブロック３０内のＩＩＬゲートである。
第５図は、ＩＩＬゲート５３，３４乞砥流源とトランジ
スタの等価回路であられしたものである。
スタの等価回路であられしたものである。
ＩＩＬゲートは、入力に電流源６７あるいは′５８ｗも
ったトランジスタ５５．３６と等価である。また、第６
図Ｇま第５図の第１のブロックの電流源第 ５７Ｙ、第２図の第１のブロック２９および電源３１と
対応されてより具体的に書いたものである。
ったトランジスタ５５．３６と等価である。また、第６
図Ｇま第５図の第１のブロックの電流源第 ５７Ｙ、第２図の第１のブロック２９および電源３１と
対応されてより具体的に書いたものである。
次に本実施例の動作を説明する。第５図又は第６図にお
いてＩＩＬ素子の第１のブロック２９にｉＥＭ５１が供
給されている場合には、電流源３７がオン状態であるか
ら、トランジスタ３５がオンとなる。このため、ＩＩＬ
ゲート３乙の出力はゝＬ′であり、電流１ｆｉ３Ｂの電
流はトランジスタ６６のベースに（ｌされないからトラ
ンジスタ３φ、。
いてＩＩＬ素子の第１のブロック２９にｉＥＭ５１が供
給されている場合には、電流源３７がオン状態であるか
ら、トランジスタ３５がオンとなる。このため、ＩＩＬ
ゲート３乙の出力はゝＬ′であり、電流１ｆｉ３Ｂの電
流はトランジスタ６６のベースに（ｌされないからトラ
ンジスタ３φ、。
はオフ、つまりＩＩＬゲート５４の出力は人力信号２５
に依存する。
に依存する。
したがって、この時にはＩＩＬゲート２７への入力信号
２５は、ＩＩＬゲー） ２７．２Ｂｒ通り同極性の信号
２６として出力される。
２５は、ＩＩＬゲー） ２７．２Ｂｒ通り同極性の信号
２６として出力される。
次に、■■Ｌ素子の第１のブロック２９の電源６１がオ
フとなった場合な考える。この時には、電流源３７はオ
フになるからトランジスタ５５はオフ状態となる。この
ため、電流源ろ８の送流＆」トランジスタろ６のベース
′也流となり、トランジスタ３６はオンする。つまり、
人力開放のＩＩＬゲート５５の出力は′Ｈ′となり、Ｉ
ＩＬゲート６４の出力はゝＬ／となる。この場合、入力
信号２５のゝＨ／、％Ｌ’にかかわらず、ＩＩＬゲート
２８の入力はＸＬ／に固定されるため、■ＩＬゲート２
８の出力である出力信号２６は第６図のＢ期間の状態と
同じくゝＨ′に固定さｎる０以上のように、本実施例に
おいては、ＩＣに検知端子？設けずにＩＩＬ素子の第１
のプロ・ンク２９の＊＃３１がオフしたことな検知し、
所望の信号を必要箇所に送ることができる。
フとなった場合な考える。この時には、電流源３７はオ
フになるからトランジスタ５５はオフ状態となる。この
ため、電流源ろ８の送流＆」トランジスタろ６のベース
′也流となり、トランジスタ３６はオンする。つまり、
人力開放のＩＩＬゲート５５の出力は′Ｈ′となり、Ｉ
ＩＬゲート６４の出力はゝＬ／となる。この場合、入力
信号２５のゝＨ／、％Ｌ’にかかわらず、ＩＩＬゲート
２８の入力はＸＬ／に固定されるため、■ＩＬゲート２
８の出力である出力信号２６は第６図のＢ期間の状態と
同じくゝＨ′に固定さｎる０以上のように、本実施例に
おいては、ＩＣに検知端子？設けずにＩＩＬ素子の第１
のプロ・ンク２９の＊＃３１がオフしたことな検知し、
所望の信号を必要箇所に送ることができる。
本実施例において、さらに多数の検知出力を各部の信号
処理部に送りたい場合には、ＩＩＬ素子がマルチコレク
タという複数の出力を出せることを利用して、たとえば
、第４図に示すようにＩＩＬゲート６４の他の出力端１
．２４７必要部分に接続して所望信号な得ることかでざ
る。
処理部に送りたい場合には、ＩＩＬ素子がマルチコレク
タという複数の出力を出せることを利用して、たとえば
、第４図に示すようにＩＩＬゲート６４の他の出力端１
．２４７必要部分に接続して所望信号な得ることかでざ
る。
この場合、第２図に示されているように、トランジスタ
２０，２１ 、抵抗１５．１６．１７．１８のように多
数の素子娶増加することなく実現できるため、経済的で
ある。
２０，２１ 、抵抗１５．１６．１７．１８のように多
数の素子娶増加することなく実現できるため、経済的で
ある。
以上のように、本発明によれば、検知用端子？設けるこ
となく、同−ＩＣ内の一部分のＩＩＬ素子のブロックの
ＫＭがオフしたことを検知し、ＩＣ内の必要箇所にその
情報電送ることのでさるという効果がある。また、電源
オフ検知回路乞、でき得る限り少ない素子数で提供する
ことができるので経済的であるという効果もある。
となく、同−ＩＣ内の一部分のＩＩＬ素子のブロックの
ＫＭがオフしたことを検知し、ＩＣ内の必要箇所にその
情報電送ることのでさるという効果がある。また、電源
オフ検知回路乞、でき得る限り少ない素子数で提供する
ことができるので経済的であるという効果もある。
第１図はＶＴＲのポーズ機構？説明するための概略図、
第２図は従来の電源オフ検知回路の回路図、第３図は第
１図の動作を説明するための斐部波形図、第４図は本発
明の一実施例？示す回路図、第５図は第４図の等価回路
図、第６図は第５図中の第１のブロックの具体的回路図
である。 １１・・・検知端子、 ２９・・・ＩＩＬ素子の第１のブロック、３０・・・Ｉ
ＩＬ素子の第２のブロック、５７．３８・・・電流源。 才 ｔ 図 才 ３ 図 才 Ｚ 図 才 ヰ 図 才 ５ 図 １− 乙 回
第２図は従来の電源オフ検知回路の回路図、第３図は第
１図の動作を説明するための斐部波形図、第４図は本発
明の一実施例？示す回路図、第５図は第４図の等価回路
図、第６図は第５図中の第１のブロックの具体的回路図
である。 １１・・・検知端子、 ２９・・・ＩＩＬ素子の第１のブロック、３０・・・Ｉ
ＩＬ素子の第２のブロック、５７．３８・・・電流源。 才 ｔ 図 才 ３ 図 才 Ｚ 図 才 ヰ 図 才 ５ 図 １− 乙 回
Claims (1)
- （１）一つのＩＣチップ内にＩＩＬロジック素子？有し
、ＩＩＬ用駆動駆動電源々に供給されるようにブロック
分けされたＩＣからなる電源オフ検知回路において、一
部のＩＩＬゲート人力が無接続にされた第１のブロック
と、該第１のブロックの一部のＩＩＬゲートの出力がそ
の一部のＩＩＬゲートの人力に接続された第２のブロッ
クと？具備し、前記第１のブロックのＩＩＬｔｌＪ源が
オフしたことを前記第２のブロックのＩＩＬゲートへ情
報伝達できるようにしたことを特徴とする電源オフ検知
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118550A JPH0642628B2 (ja) | 1982-07-09 | 1982-07-09 | 電源オフ検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118550A JPH0642628B2 (ja) | 1982-07-09 | 1982-07-09 | 電源オフ検知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911502A true JPS5911502A (ja) | 1984-01-21 |
| JPH0642628B2 JPH0642628B2 (ja) | 1994-06-01 |
Family
ID=14739355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57118550A Expired - Lifetime JPH0642628B2 (ja) | 1982-07-09 | 1982-07-09 | 電源オフ検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642628B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217747A (ja) * | 1988-02-24 | 1989-08-31 | Sanyo Electric Co Ltd | 電源回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162540A (en) * | 1981-02-17 | 1981-12-14 | Agency Of Ind Science & Technol | Logical circuit |
| JPS5756043U (ja) * | 1980-09-17 | 1982-04-01 |
-
1982
- 1982-07-09 JP JP57118550A patent/JPH0642628B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756043U (ja) * | 1980-09-17 | 1982-04-01 | ||
| JPS56162540A (en) * | 1981-02-17 | 1981-12-14 | Agency Of Ind Science & Technol | Logical circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217747A (ja) * | 1988-02-24 | 1989-08-31 | Sanyo Electric Co Ltd | 電源回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642628B2 (ja) | 1994-06-01 |
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