JPS5911662A - オンチツプ・バイアス発生器 - Google Patents

オンチツプ・バイアス発生器

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JPS5911662A
JPS5911662A JP58110269A JP11026983A JPS5911662A JP S5911662 A JPS5911662 A JP S5911662A JP 58110269 A JP58110269 A JP 58110269A JP 11026983 A JP11026983 A JP 11026983A JP S5911662 A JPS5911662 A JP S5911662A
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JP
Japan
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fet
capacitor
substrate
chip
square wave
Prior art date
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Pending
Application number
JP58110269A
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English (en)
Inventor
ホ−ダイ・トルオング
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Xerox Corp
Original Assignee
Xerox Corp
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Publication date
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators

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  • Engineering & Computer Science (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はＦＥＴ　ＶＬＳＩ回路のだめのオンチップ・バ
イアス発生器に関するものである。より詳細にいえば、
本発明は、体積効果を小さくし、覗気容麓を小さくしお
よび回路速度を大きくするために、基板を２ボルト以上
の電圧でバイアスするためのバイアス発生器に関するも
のである。
Ｒ＃技術 Ｎ＋ソースおよびドレインを有しそしてＰ形基板がゼロ
ボルトにバイアスされたＦＥＴ０）場合、ＦＥＴ累子素
子板との同に欠乏層が存在し、この欠乏ノーはアースと
の間にコンデンサとして働く。このコンデンサは波形の
′ｄ圧が変化する部分の直圧変化率を小さくし、したが
って、回路が１つの状態から他の状態にスイッチする速
度を小さくする。
基板を負電圧でバイアスすることにより、この欠乏層の
幅を大きくすることができ、それによりこのコンデンサ
の電気容重を小さくすることができ、したがって、回路
速度を大きくすることができる。
１つの方法は負電圧をチップの外部で発生させろことで
あるが、この場合の欠点は、このバイアス電圧のために
チップに１つの人力線路と、ビンと、パドとをつくらな
くてはならないことである。
もつとよい解決方法は、バイアス発生器をチップ−ヒに
有することである。臼型的な回路は、リング発振器とダ
イオード歪流器を有するものである。
けれども二の形の回路は比較的小さなバイアス−圧を生
ずる。それはダイオードによる電圧時ドのためである。
２ボルト以上の電圧を発生するバイアス発生器は、典型
的な場合には、チップ−ヒにより大きなスペースを必要
とする。
発明の要約 本発明により、数ボルトの負電圧を発生しうろ小形で改
良されたバイアス発生器かえられろ。本発明による回路
は、先行技術と同じように、５ボルトチツプ成源から５
ボルト方形波を生ずるリング発振器と、ブツシュノル・
バッファとヲセする。
けれども、波形を整流するのに、ダイオードではなく能
動Ｆ’ＥＴが用いられる。先行技術による各整流用ダイ
オードの両端の損失は約１ボルドであったが、この能動
ＦＥＴの両端の損失は０．２ボルトである。この結果、
はぼ同じ大きさの回路からより大きなバイアス電圧がえ
られろ。
実施例 第１図は畦愼間螺気容敏に及ぼす基板バイアスの効果を
示した図である。典型的なＦＥＴはドレイ／およびソー
ス２５を有し、これらのドレインとソースはデート２Ｂ
によって接続され、そしてこれらはすべて基板２６上に
ある。基板が点２７でアースされた領域内で、こり素子
の近傍の点線２９で示された基板内に小さな欠乏層が存
在する。
ソースまたはドレイン２５およびデート２８のまわりに
存在する欠乏層は小さいので、コンデンサ３２で示され
た七〇亀気谷蓋は大きい。したがって、たとえば、デー
ト２８に加えられた信号は、この眠気容量値によって決
定されるスロープの立上り時間に比例する時間だけ遅延
し、ソースまたはドレイン２５のところのＦＥＴの状態
はこの時間だけ遅れてスイッチされろことになる。
点２７に負の大きな電圧が加えられた場合、欠乏層は点
線３０および３１によって示されるように大きくなり、
したがって、コンデンサ３３および３４によって示され
ろようにその藏気答量は減少し、そして回路のスピード
が大きくなう。
先行技術による典型的なバイアス発生器回路が寺１曲形
式で第２図に示され、そして簡単化された概要図の形式
で第６図に示されている。第２図では、リング発儀器１
０ｒｔ適当な周波数をもったゼロボルトと５ボルトの間
で変化する方形波を生ずる。この電圧はブツシュ・ノル
ＦＥＴバッファ１１　　　。
によってバッファされ、そしてコンデンサ１２を通して
伝送されろ。ダイオード１３は接続点大〇屯圧をアース
に固定し、そしてピーク整流ダイオード１４はチップ基
板１５に員ピーク祇圧を与えろ。
第２図を簡単化した回路では、１３．１４の各ダイオー
ドは、実際には、ＦＥＴ装置２１．２２の１つの接合で
ある。ＦＥＴ　２１は約１ボルトの電圧降下を有してお
り、リング発振器の５ボルト信号出力を、理論上は、＋
１ボルトと一４ボルトの間で変動するようにクランプす
る。また、　ＦＥＴ　２２は直列に１ボルトの電圧降下
を生ずる。残りの電圧はコンデンサ２０で示されたいろ
いろな嵯極間　。
−気答量によって減衰されろ。このようにして、チップ
基板１５に対す／８有用な２ボルト以下のバイアス喝圧
出力かえられる。
本発明による回路装置はこれらとは異っていて、その間
単化された概要図が第４図にボされている。
リング発振器１０とブツシュ・プル・バッファ１１は方
形波を生じ、この方形波はコンデンサ１２を通して伝送
されろ。駆動器４２は副御侶号ケ生ずろ。こり制＃信号
は方形波と同期し、方形波の正の半周期の間ＦＥＴ　４
０　’ｆ導通させてこの正の部分をアースにクランプし
、および負の半周期の間ＦＥＴ　４１を導通させてチッ
プ基板１５に大きな負電圧を生じさせろ。
ＦＥＴ　４０．４１０両端子間の損失は第６図の実施例
のダイオード２１．２２０両端子間の損失よりずっと小
さいから、第４図の実施例の出力により大きな負電圧か
えられる。
第５図はこの回路の機能ａ要因である。反転器５１．５
２および５３はループを構成するように接続され、最後
の反転器５３の出力は第１反転器５１の人力に入ってそ
れを反対極性の状態にする。
したがって、この回路は不安定であり、そしてコンデン
サ！ｊ４．５５および５６の電気容量の値によって決定
されろ周波数で振動することとなる。
ＦＥＴ　５７および５８は、反転器６１と共に１つのブ
ツシュ・プル反転器を講成し、ＦＥＴ　５９オ６よび６
０は、）ｙ、私益５０と共に第２ブツシユ・プル・バッ
ファを構成する。第１ブツシユ・プル反転器の出力は、
コンデンサ６１を通して、接続点Ａに直接に接続されろ
。
接続点Ａにおける波形の正の半サイクルσ）期間中、コ
ンデンサ６２を通して、正′電圧がＦＥＴ　６４および
６５の間の接合点に送られ、そして混圧をプラス２ボル
トとマイナス２ボルトの範囲内にクランプする。プラス
２ボルト部分はＦＥＴ　６　Ｂに加えられ、それを導電
状態にする。その結果、接続点Ａに波形の正部分がある
場合、この波形はゼロボルトと、ＦＥＴの′戒圧降下最
大で約０．２ボルトとのオロにクランプされる。
接続点Ａにおけろ波形の頁の半サイクルの期間中、ブツ
シュ・デルＦＥＴ　５９．６０の接合部に正電圧が生ず
る。この市川はコンデンサ６３を通して伝送され、ＦＥ
Ｔ　６６．６７の接合点で２ボルトに限定され、そして
ＦＥＴ　７０　’ａ’オンにするのに用いられる。この
ことにより、接続点Ａの負電圧は基板１５に送られる。
基板１５内のいろいろなコンデンサ７１および抵抗器７
２は基板亀圧をその負ピーク値よりいくらか小さな値に
保とうとする。
第５図に対応する詳細論理概要図が第６図に示されてい
る。第６図のＦＥＴ８１および８２は第５図の反転器５
１に対応する。同様に、第６図のＦＥＴ　８３．８４．
８５．８６．８７および８８は第５図の反転器５２．５
３および６１に対応する。
第６図のその他の素子は第５図の対応する素子と同じ番
号を有しており、そして同じ動作を行なう。
本発明は特定の実施クリに基づいて記述されたけれども
、本発明の範囲内において、いろいろの変更のなしうろ
ことおよび各素子を同等な他の素子でｌｆ＠換えろこと
が可能であることは、当業者には理解できろであろう。
さらに、本発明の範囲内で多くの変更を行なうことがで
きろ。
【図面の簡単な説明】
第１図はＦＥＴの横断面概略図であって、欠乏層の幅に
及ぼすバイアス電圧の効果な示し、第２図は先行技術に
よるオンチップ・バイアス発生器回路の等価な概要図、 第６図は先行技術によるオンチップ・バイアス発生器回
路の概要図、 第４図は本発明によるバイアス発生器のブロック線図、 第５図は第４図のバイアス発生器の論理概要図、第６図
は第５図のバイアス発生器の詳細な論理概要図。 符号の説明 １０．１１．５１．５２．５３．５４．５５．５６発振
器回路 ４０．４１　　　　　　整流装置 １２．６１　　　　　　　コンデンサ ７０　　　　　　　第１　ＦＥＴ ６Ｂ　　　　　　　　　　第２　ＦＥＴ６キ、６５．６
６．６７論理装置 檜 代理人　　浅　村　　　皓 ＦＩＧ、　２ ＦＩＧ、Ｊ ＦＩＧ、　４ Ｈ６，６

Claims (2)

    【特許請求の範囲】
  1. （１）一連の方形波を生ずるだめの発振器装置と、１Ｎ
    ｆＪ記方形波から負バイアス亀圧を生ずるための整流装
    置と、 前記発振器装置からの前記方形波を前記整流装置に伝送
    するためのコンデンサと、 前記コンデンサの出力１１１１１を基板に接続するため
    のｍ　１　ＦＥＴ　、前記コンデンサの出力１ｌＩｌｌ
    をアースに接続するための第２　ＦＥＴ　、および前記
    発振器装置の出力に応答して前記方形波が１つのレベル
    にある時にのみ＠記第１　ＰＥＴを導電状態にしそして
    前記方形波が他のレベルにある時にのみ前記第２ＦＥＴ
    を導電状態にする論理装置とをそなえた改良された整流
    装置、とを有するチップの前記基板にバイアスを供給す
    るためのオンチップ・バイアス発生器。
  2. （２）一連の方形波を生ずるための発振器装置と、前記
    発振器装置の出力に一端が接続されたコンデンサと、 ＯＴＪ記コンデンサの他端を基板に接続するための第１
    ＦＥＴと、 前記コンデンサの他端をアースに接続するための第２　
    ＦＥＴと、 ｉｉＪ記発振器装置の出力に応答して前記方形波が１つ
    のレベルにある時にのみ前記第１ＦＥＴ’Ｙ導′区状態
    にしＳよび前記方形波が他のレベルにある時にのみ１′
    ｌｉＩ記ｇ　２　ＦＥＴを導電状態にする論理装置とを
    有するチップの前記基板にバイアス乞供給するためのオ
    ンチップ・バイアス発生器。
JP58110269A 1982-06-28 1983-06-21 オンチツプ・バイアス発生器 Pending JPS5911662A (ja)

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US392915 1982-06-28
US06/392,915 US4733108A (en) 1982-06-28 1982-06-28 On-chip bias generator

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JPS5911662A true JPS5911662A (ja) 1984-01-21

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