JPS59121971A - 基準化ｃｍｏｓデバイス用入力保護回路およびバイアス方法 - Google Patents
基準化ｃｍｏｓデバイス用入力保護回路およびバイアス方法Info
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- JPS59121971A JPS59121971A JP58237152A JP23715283A JPS59121971A JP S59121971 A JPS59121971 A JP S59121971A JP 58237152 A JP58237152 A JP 58237152A JP 23715283 A JP23715283 A JP 23715283A JP S59121971 A JPS59121971 A JP S59121971A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は、一般的には通常の動作における一定の電源電
圧を超えた入力電圧スイング（ｓｗｉ ｎｌｚ ）力）
ら保護する一方で静電放電（５ｔａｔｉｃ ｄ、ｉｚ
ｃｈａｒｇｇ）による損傷に対する従来の保護を保持す
るためのＣＭＯＳ入力回路および方法に関する。更（＝
具体的に云うと、本発明の回路および方法は基準化（ｓ
ｃａｌｇｄ）ＣＭＯＳデバイス（＝特（二連用可能なも
のである。
圧を超えた入力電圧スイング（ｓｗｉ ｎｌｚ ）力）
ら保護する一方で静電放電（５ｔａｔｉｃ ｄ、ｉｚ
ｃｈａｒｇｇ）による損傷に対する従来の保護を保持す
るためのＣＭＯＳ入力回路および方法に関する。更（＝
具体的に云うと、本発明の回路および方法は基準化（ｓ
ｃａｌｇｄ）ＣＭＯＳデバイス（＝特（二連用可能なも
のである。
１．２５ミクロン又はそれ以下の程度のゲート長を有す
る基準化（ｒＣａｌ ｇ ｄ ） ＣＭＯＳデバイスは
適切な動作をするためには電源レベルを下げる必要があ
る。
る基準化（ｒＣａｌ ｇ ｄ ） ＣＭＯＳデバイスは
適切な動作をするためには電源レベルを下げる必要があ
る。
即ち、チャネル長が短かくなるにつれて、短チヤネルデ
バイスしきい値電圧の過度のドレイン電圧低下を避ける
ためには同時に電源電圧レベルを下げることが要求され
る。しかし、従来のＣＭＯ８入力保護構造を用いた場合
Ｃ二は、そのように電源レベルを（３，０ボルト範囲に
）下げるとより一般的な５ボルト入力論理スイングの受
入れが妨げられる。
バイスしきい値電圧の過度のドレイン電圧低下を避ける
ためには同時に電源電圧レベルを下げることが要求され
る。しかし、従来のＣＭＯ８入力保護構造を用いた場合
Ｃ二は、そのように電源レベルを（３，０ボルト範囲に
）下げるとより一般的な５ボルト入力論理スイングの受
入れが妨げられる。
商業用および軍事用基準化団体は将来の基準化ＶＬ８１
回路用電源電圧として３．３ボルトに落ちつきつつある
ように思われる。更に、そのような回路は最大５．０ボ
ルトまでの入力論理スイングを扱いうることが必要であ
ると考えられることがしばしばある。この必要条件は上
記は基準化ＣＭＯＳデバイス（二連用した場合（二は挑
戦的問題を提起する。
回路用電源電圧として３．３ボルトに落ちつきつつある
ように思われる。更に、そのような回路は最大５．０ボ
ルトまでの入力論理スイングを扱いうることが必要であ
ると考えられることがしばしばある。この必要条件は上
記は基準化ＣＭＯＳデバイス（二連用した場合（二は挑
戦的問題を提起する。
そのような入力論理レベルを扱うことができる１つの理
由は、そのような基準化ＣＭＯＳチップにとっては、よ
り大きな出力電圧スイングをもった以前の世代のバイポ
ーラおよびＭＯＳチップでインクフェルスをとることが
望ましいからである。しかし、ＣＭＯ８技術において一
般（二みられるようにＮ形基板に接続された３、６ボル
トＶｃｃ電源を用いると、入力保護回路の基板に対して
ＰＮダイオードを用いることが不可能になる。
由は、そのような基準化ＣＭＯＳチップにとっては、よ
り大きな出力電圧スイングをもった以前の世代のバイポ
ーラおよびＭＯＳチップでインクフェルスをとることが
望ましいからである。しかし、ＣＭＯ８技術において一
般（二みられるようにＮ形基板に接続された３、６ボル
トＶｃｃ電源を用いると、入力保護回路の基板に対して
ＰＮダイオードを用いることが不可能になる。
この問題の可能性のある解決策として、基準化ＣＭＯＳ
システム自体が６．６ボルトのみの入力を調べることを
外部的に保証することは設計（二よって可能である。そ
の代わりの方法としては、基準化ＣＭＯＳデバイスに対
する入力保護回路を変更して上記のＰＭダイオードを省
くことができるようにすることである。更に別の方法と
しては、入力および出力に別個の５．０ボルトのウェル
（ｗｅｌｌε）を用い、一方内部（二は６．６ボルトの
ウェルな用いてＮウニ゛ル法を用いてもよい。これらの
方法のいづれを実施する場合にも、回路の複雑さの増大
および回路動作の低下に関する多数の、そして時（＝は
望ましくない妥協が必要である。
システム自体が６．６ボルトのみの入力を調べることを
外部的に保証することは設計（二よって可能である。そ
の代わりの方法としては、基準化ＣＭＯＳデバイスに対
する入力保護回路を変更して上記のＰＭダイオードを省
くことができるようにすることである。更に別の方法と
しては、入力および出力に別個の５．０ボルトのウェル
（ｗｅｌｌε）を用い、一方内部（二は６．６ボルトの
ウェルな用いてＮウニ゛ル法を用いてもよい。これらの
方法のいづれを実施する場合にも、回路の複雑さの増大
および回路動作の低下に関する多数の、そして時（＝は
望ましくない妥協が必要である。
基準化ＣＭＯ８技術な実施する際の更に複雑な問題は、
Ｐｆヤネルトランジスタはその接合が一層深いためにＮ
チャネルトランジスタに比較すると望ましくない短チヤ
ネル効果に一層敏感なことである。更に、ＣＭＯＳデバ
イスは寄生ＳＣＲ動作によるラッチアップ（ｌａｔｃｈ
ｗｐ ）に一般に敏感なこともまた周知である。
Ｐｆヤネルトランジスタはその接合が一層深いためにＮ
チャネルトランジスタに比較すると望ましくない短チヤ
ネル効果に一層敏感なことである。更に、ＣＭＯＳデバ
イスは寄生ＳＣＲ動作によるラッチアップ（ｌａｔｃｈ
ｗｐ ）に一般に敏感なこともまた周知である。
従って、本発明の目的は、基準化ＣＭＯＳデバイスのた
めの改良された入力保護回路およびバイアス方法を提供
することである。
めの改良された入力保護回路およびバイアス方法を提供
することである。
本発明のもう１つの目的は、内部電源電圧レベルを超え
た入力論理スイングを受（す入れる、基準化ＣＭＯＳデ
バイスのための改良された入力保護回路およびバイアス
方法を提供することである。
た入力論理スイングを受（す入れる、基準化ＣＭＯＳデ
バイスのための改良された入力保護回路およびバイアス
方法を提供することである。
本発明の更にもう１つの目的は、従来の電源電圧レベル
を用いる、基準化ＣＭＯＳデバイスのための改良された
入力保護回路およびバイアス方法を提供することである
。
を用いる、基準化ＣＭＯＳデバイスのための改良された
入力保護回路およびバイアス方法を提供することである
。
本発明の更にもう１つの目的は１回路へカ保護のために
ＰＭダイオードを保持している。基準化ＣＭＯＳデバイ
スのための改良された入力保護回路Ｓよびパづアス方法
を提供することである。
ＰＭダイオードを保持している。基準化ＣＭＯＳデバイ
スのための改良された入力保護回路Ｓよびパづアス方法
を提供することである。
本発明の更にもう１つの目的は、Ｐウェル（Ｎ形基板）
ＣＭＯＳアプローチを保持する一万でＰｙ−ヤネル能
動素子しきい値電圧を高め、接合キャパシタンスを減少
させ望ましくない短チヤネル長漏洩効果を減らすことが
できる、基準化ＣＭＯＳデバイスのための改良された入
力保護回路および方法を提供することである。
ＣＭＯＳアプローチを保持する一万でＰｙ−ヤネル能
動素子しきい値電圧を高め、接合キャパシタンスを減少
させ望ましくない短チヤネル長漏洩効果を減らすことが
できる、基準化ＣＭＯＳデバイスのための改良された入
力保護回路および方法を提供することである。
本発明の更にもう１つの目的は、寄生ＳＣＲ動作による
ラッチアップ傾向を著しく減少させる、基準化ＣＭＯＳ
デバイスのための改良された入力保護回路および方法を
提供することである。
ラッチアップ傾向を著しく減少させる、基準化ＣＭＯＳ
デバイスのための改良された入力保護回路および方法を
提供することである。
発明の要約
上述の、およびその他の目的は、形成された基板と反対
の不純物形の抵抗領域を含む一定の不純物形の基板上に
形成されたＣＭＯＳデバイスへの入力のための保護回路
を集積回路が含んでおり、前記領域はそこへの入力およ
び出力結Ｒ（ＣＯル、ｔｕｃｔｉｏル）を有する本発明
において達成される。反対の不純物濃度のウェルが基板
に形成され抵抗領域から転置され、そのウェルはＣＭＯ
Ｓデバイスへの第１電源導線に関して電気的に大地（二
接続されている。
の不純物形の抵抗領域を含む一定の不純物形の基板上に
形成されたＣＭＯＳデバイスへの入力のための保護回路
を集積回路が含んでおり、前記領域はそこへの入力およ
び出力結Ｒ（ＣＯル、ｔｕｃｔｉｏル）を有する本発明
において達成される。反対の不純物濃度のウェルが基板
に形成され抵抗領域から転置され、そのウェルはＣＭＯ
Ｓデバイスへの第１電源導線に関して電気的に大地（二
接続されている。
この第１電源電圧導線は基板から電気的に絶縁されてい
て第１電源電圧レベルを受けとる。所定の不純物形の領
域（部位）がウェルに形成され、この部位および抵抗領
域の出力結線はＣＭＯＳデパイス入力と電気的に共通で
ある。最後に、第２電源電圧が基板に電気的に接続され
て、第１電源電圧レベルを超える第２電源電圧レベルに
基板をバイアスさせる。こ、れらが組合わさって、回路
が動作すると、第１電源電圧レベルを超える入力電圧ス
イングは抵抗領域への入力結線に印加されてＣＭＯＳデ
バイスを動作させる。
て第１電源電圧レベルを受けとる。所定の不純物形の領
域（部位）がウェルに形成され、この部位および抵抗領
域の出力結線はＣＭＯＳデパイス入力と電気的に共通で
ある。最後に、第２電源電圧が基板に電気的に接続され
て、第１電源電圧レベルを超える第２電源電圧レベルに
基板をバイアスさせる。こ、れらが組合わさって、回路
が動作すると、第１電源電圧レベルを超える入力電圧ス
イングは抵抗領域への入力結線に印加されてＣＭＯＳデ
バイスを動作させる。
第１電源電圧レベルを超える入力電圧スイングを有し前
記ＣＭＯＳデバイスを含む一定の不純物形の基板から電
気的に絶縁されているＣＭＯＳデバイスを適応させる方
法を具え、基板と反対の不純物形の抵抗領域な先づ基板
に形成するステップを含む方法も提供されている。その
後入力および出力結線が抵抗領域に具えられる。反対の
不純物形のウェルが抵抗領域から転置された基板に形成
される。次にこのウェルは第１電源電圧レベルに関して
接地される。一定の不純物形の部位がフェル内に配置さ
れる。この部位およびＣＭＯＳデノくイスの入力への出
力結線が電気的に接続される。最後に、第１電源電圧レ
ベルを超える第２電源電圧レベルを印加すること（−よ
って基板はバイアスされる。
記ＣＭＯＳデバイスを含む一定の不純物形の基板から電
気的に絶縁されているＣＭＯＳデバイスを適応させる方
法を具え、基板と反対の不純物形の抵抗領域な先づ基板
に形成するステップを含む方法も提供されている。その
後入力および出力結線が抵抗領域に具えられる。反対の
不純物形のウェルが抵抗領域から転置された基板に形成
される。次にこのウェルは第１電源電圧レベルに関して
接地される。一定の不純物形の部位がフェル内に配置さ
れる。この部位およびＣＭＯＳデノくイスの入力への出
力結線が電気的に接続される。最後に、第１電源電圧レ
ベルを超える第２電源電圧レベルを印加すること（−よ
って基板はバイアスされる。
添付図面に関連した本発明の１実施例の次の説明を参照
すること（二よって、本発明の前述した特徴及び他の特
徴、及び目的、それらを達成する方法は、より一層明ら
かに成り、本発明自体は最もよく理解されるであろう。
すること（二よって、本発明の前述した特徴及び他の特
徴、及び目的、それらを達成する方法は、より一層明ら
かに成り、本発明自体は最もよく理解されるであろう。
好ましい実施例の説明
さて第１図αおよび第１図ｋを参照すると、従来のＣＭ
ＯＳインバータ１８（二対する従来の入力保護回路１０
が共通の基板１２上に形成されて示されている。ＣＭＯ
Ｓインバータ１日はＰチャネルトランジスタ１４および
直列接続Ｎチャネルトランジスタ１６を含む。
ＯＳインバータ１８（二対する従来の入力保護回路１０
が共通の基板１２上に形成されて示されている。ＣＭＯ
Ｓインバータ１日はＰチャネルトランジスタ１４および
直列接続Ｎチャネルトランジスタ１６を含む。
従来の入力保護回路１０は基板１２に形成された拡散抵
抗２０を含む。拡散抵抗２０と基板１２とのインタフェ
ース（＝おいて形成されたＰＮ接合はダイオードＤ１を
形成する。追加ダイオードＤ２はＰウェル２２内に形成
されているＮ＠域２４のインタフェース（＝形成されて
おり、Ｐウェル２２は基板１２内（＝形成されている。
抗２０を含む。拡散抵抗２０と基板１２とのインタフェ
ース（＝おいて形成されたＰＮ接合はダイオードＤ１を
形成する。追加ダイオードＤ２はＰウェル２２内に形成
されているＮ＠域２４のインタフェース（＝形成されて
おり、Ｐウェル２２は基板１２内（＝形成されている。
Ｐウェルは回路大地Ｃ二接続され、一方Ｎ函域２４はＰ
チャネルトランジスタ１４とＮチャネルトランジスタ１
６との共通ゲートＣ：接続されている。更に、Ｎ領域は
入力線４８を介して拡散抵抗２０に電気的に接続されて
いる。拡散抵抗２０はその入力としてＶｌ線４６上（−
現われる人力論理スイングを有する。
チャネルトランジスタ１４とＮチャネルトランジスタ１
６との共通ゲートＣ：接続されている。更に、Ｎ領域は
入力線４８を介して拡散抵抗２０に電気的に接続されて
いる。拡散抵抗２０はその入力としてＶｌ線４６上（−
現われる人力論理スイングを有する。
Ｐチャネルトランジスタ１４はＰ形ソース２６とその横
の方に間隔をおいて配置されているＰ形ドレイン２日を
有する。ソース２６はドレイン／基板接触子（ｃｏルｔ
ａＣｔ）を介してＶｃｃ線５４に印加される電源電圧に
接続される。ソース／基板接触子４０はまたＶｃｃ線５
線上４上われる電源電圧レベルを基板１２に供給する。
の方に間隔をおいて配置されているＰ形ドレイン２日を
有する。ソース２６はドレイン／基板接触子（ｃｏルｔ
ａＣｔ）を介してＶｃｃ線５４に印加される電源電圧に
接続される。ソース／基板接触子４０はまたＶｃｃ線５
線上４上われる電源電圧レベルを基板１２に供給する。
Ｎチャネルトランジスタ１６は基板１２内に形成された
Ｐタブ６２内に形成されている。Ｎチャネルトランジス
タ１６はＮ形ドレイン３４とその横の方に間隔をおいて
配置されているＮ形ソース３６を有する。ドレイン６４
は結線４２（二よってＰチャネルトランジスタ１４のド
レイン２８に接続されている。
Ｐタブ６２内に形成されている。Ｎチャネルトランジス
タ１６はＮ形ドレイン３４とその横の方に間隔をおいて
配置されているＮ形ソース３６を有する。ドレイン６４
は結線４２（二よってＰチャネルトランジスタ１４のド
レイン２８に接続されている。
ソース３６およびＰタブ５２はソース／タブ接触子４４
を介して回路大地に接続されている。Ｐチャネルトラン
ジスタ１４のゲート電極６０およびＮチャネルトランジ
スタ１６のゲート電極３８をま電気的に共通であり、入
力線４８に接続されている。ＣＭ（Ｍインバータ１８の
出力は、結線４２によＩＪ電気的Ｃ＝接続されているＰ
チャネルトランジスタ１４のドレイン２８およびＮチャ
ネルトランジスタ１６のドレイン３４（二接続されてい
るＶ。５２に現われる。
を介して回路大地に接続されている。Ｐチャネルトラン
ジスタ１４のゲート電極６０およびＮチャネルトランジ
スタ１６のゲート電極３８をま電気的に共通であり、入
力線４８に接続されている。ＣＭ（Ｍインバータ１８の
出力は、結線４２によＩＪ電気的Ｃ＝接続されているＰ
チャネルトランジスタ１４のドレイン２８およびＮチャ
ネルトランジスタ１６のドレイン３４（二接続されてい
るＶ。５２に現われる。
図示されているよう（二、従来の入力保護回路１０の基
板１２は、ソース／基板接触子４０を介してＶＣＣＣＣ
線上４上われる電源電圧（二対してノ（イアスされると
ともに独立した基板バイアス点によってもノスイアスさ
れる。従って、ダイオードＤ−ま電源電圧レベルＶｃｃ
に接続された陰極を有する。
板１２は、ソース／基板接触子４０を介してＶＣＣＣＣ
線上４上われる電源電圧（二対してノ（イアスされると
ともに独立した基板バイアス点によってもノスイアスさ
れる。従って、ダイオードＤ−ま電源電圧レベルＶｃｃ
に接続された陰極を有する。
更に第２図α、第２図すおよび第２図Ｃを参照すると、
改良された入力保護回路７０が示されてν）る。第２図
α、第２図６および第２図Ｃの改良された入力保護回路
７０の説明≦二おいて、第１図αおよび第１図ｂ（＝現
われる構造物と同じ構造物Ｃ二は同一数字がつけられて
おり、その上記の説明は改良された入力保護回路７０の
説明としても十分なはずである。
改良された入力保護回路７０が示されてν）る。第２図
α、第２図６および第２図Ｃの改良された入力保護回路
７０の説明≦二おいて、第１図αおよび第１図ｂ（＝現
われる構造物と同じ構造物Ｃ二は同一数字がつけられて
おり、その上記の説明は改良された入力保護回路７０の
説明としても十分なはずである。
図示されているように、ＶＣＣ線５４ばＰチャネルトラ
ンジスタ１４のソース２６に直接に接続されており、ソ
ース／基板接触子４０は省かれている。同時に、従来の
入力保護回路１０の基板バイアス点５０は改良された入
力保護回路７０におけるＶＢＢ線６０によって置換され
ている。従って、ＶＣＣＣＣ線上４上われる電源電圧レ
ベルは改良された入力保護回路７０の基板１２には印加
されない。むしろＶＢＥ線６０に現われる第２電源電圧
が基板１２をバイアスさせる。従ってダイオードＤ１は
、ＶＣＣとは反対の電源電圧ＶＥＩＬに接続された陰極
を有する。この理由により、第２図Ｃに示しである潜在
的寄生ＳＣＲデバイスは基板１２（二印加される電源電
圧レベルＶｃｃのそれを超える電源電圧ＶＢＢを有し、
それにより潜在的寄生ＳＣＲｓｏのラッチアップ傾向は
効果的Ｃ二減少する。
ンジスタ１４のソース２６に直接に接続されており、ソ
ース／基板接触子４０は省かれている。同時に、従来の
入力保護回路１０の基板バイアス点５０は改良された入
力保護回路７０におけるＶＢＢ線６０によって置換され
ている。従って、ＶＣＣＣＣ線上４上われる電源電圧レ
ベルは改良された入力保護回路７０の基板１２には印加
されない。むしろＶＢＥ線６０に現われる第２電源電圧
が基板１２をバイアスさせる。従ってダイオードＤ１は
、ＶＣＣとは反対の電源電圧ＶＥＩＬに接続された陰極
を有する。この理由により、第２図Ｃに示しである潜在
的寄生ＳＣＲデバイスは基板１２（二印加される電源電
圧レベルＶｃｃのそれを超える電源電圧ＶＢＢを有し、
それにより潜在的寄生ＳＣＲｓｏのラッチアップ傾向は
効果的Ｃ二減少する。
図示した実施例において、Ｖｏが回路大地以下（＝なる
と、Ｐタブとドレイン３４のインタフェース（二おいて
形成されたＰＭ接合は順バイアスされるようになる。第
１図αおよび第１図すのＣＭＯＳインバータでは、ＶＢ
ＢがＶＣＣに等しいので、ＩＲ低下はソース２６と基板
１２のインタフェースにおいて形成されたＰＭ接合を逆
バイアスさせることができ、その結果寄生ラッチアンプ
が行われる。しかし、第２図ｃＬおよび第２図りのＣＭ
ＯＳインバータでは、ＶＢＢはＶＣＣより高いので、ソ
ース２６と基板１２とのインタフェースにおいて形成さ
れたＰＭ接合が順バイアスされるようになるのははるか
にむづかしくなる。
と、Ｐタブとドレイン３４のインタフェース（二おいて
形成されたＰＭ接合は順バイアスされるようになる。第
１図αおよび第１図すのＣＭＯＳインバータでは、ＶＢ
ＢがＶＣＣに等しいので、ＩＲ低下はソース２６と基板
１２のインタフェースにおいて形成されたＰＭ接合を逆
バイアスさせることができ、その結果寄生ラッチアンプ
が行われる。しかし、第２図ｃＬおよび第２図りのＣＭ
ＯＳインバータでは、ＶＢＢはＶＣＣより高いので、ソ
ース２６と基板１２とのインタフェースにおいて形成さ
れたＰＭ接合が順バイアスされるようになるのははるか
にむづかしくなる。
第２図α、第２図すおよび第２図Ｃの改良された入力保
護回路７０を用いた場合には、入力信号Ｖ、はダイオー
ドＤ１をオンにしないでＶＩＥのレベルを超えて１ダイ
オードドロツプ（ｃｔｒｏｐ ）以上圧となることはで
きないことが判る。第１図ａおよび第１図すの従来の入
力保護回路１０を用いた場合には、入力信号Ｖ、が１ダ
イオードドロツプだけＶＱＣのレベルを超えると必ずダ
イオードＤＩはオンになることが判る。基準化ＣＭＯＳ
デバイスにおいては、ＶＣＣは一般に６．６ボルトであ
り、６．６ボルトに約０．６ボルトを加えたもの以上の
入力信号Ｖ、は使用できない。
護回路７０を用いた場合には、入力信号Ｖ、はダイオー
ドＤ１をオンにしないでＶＩＥのレベルを超えて１ダイ
オードドロツプ（ｃｔｒｏｐ ）以上圧となることはで
きないことが判る。第１図ａおよび第１図すの従来の入
力保護回路１０を用いた場合には、入力信号Ｖ、が１ダ
イオードドロツプだけＶＱＣのレベルを超えると必ずダ
イオードＤＩはオンになることが判る。基準化ＣＭＯＳ
デバイスにおいては、ＶＣＣは一般に６．６ボルトであ
り、６．６ボルトに約０．６ボルトを加えたもの以上の
入力信号Ｖ、は使用できない。
約１．２５ミクロンのゲート長を有する基準化ＣＭＯＳ
デバイスを製作するにあたっては、Ｐｙ−ヤネルトラン
ジスタ１４はＮｆヤネルトランジスタ１６よりも過剰の
漏洩電流の被害を一層受けやすいことも発見されている
。約３ボルトのＶＣＣレベルに関連して約５ボルトのレ
ベルに基板をＶＢＢ線（二よってバイアスさせることに
よって、過剰漏洩電流の問題は本質的に解決される。最
後の利点は、基板１２バイアスレベルが上がるとＰｆヤ
ネルトランジスタ１４のソース２６オよびドレイン２８
に存在する寄生接合キャパシタンスが減少する点である
。
デバイスを製作するにあたっては、Ｐｙ−ヤネルトラン
ジスタ１４はＮｆヤネルトランジスタ１６よりも過剰の
漏洩電流の被害を一層受けやすいことも発見されている
。約３ボルトのＶＣＣレベルに関連して約５ボルトのレ
ベルに基板をＶＢＢ線（二よってバイアスさせることに
よって、過剰漏洩電流の問題は本質的に解決される。最
後の利点は、基板１２バイアスレベルが上がるとＰｆヤ
ネルトランジスタ１４のソース２６オよびドレイン２８
に存在する寄生接合キャパシタンスが減少する点である
。
本発明の改良された入力保護回路７０を製作する場合に
は、追加の供給ビン（ｓｗｐｐｌｙ ｐｉル）を具えな
ければならないが、ＶＬ８１回路の場合に想像される多
数のピン数からみれば僅かな不利な条件（二すぎない。
は、追加の供給ビン（ｓｗｐｐｌｙ ｐｉル）を具えな
ければならないが、ＶＬ８１回路の場合に想像される多
数のピン数からみれば僅かな不利な条件（二すぎない。
（しかし、ＶＥＩｊは常（二ＶＣＣに等しいか、又はＶ
ＣＣより高いので、供給電源（ｘｔｂｐｐｌｉｅｚ）を
適当な順序におくことが必要である。）ＶＢｎ供給電源
（εｔＬｐｐｌｙ）を印加するためのタイダウン（ｔｉ
ｅｔｔｏｗｎｓ ）はその大きさく ｒｎａｌｎｉ ｔ
ｗｄｔ ）がより大きいのでＶａｃレベルのそれよりも
一層広い間隔をおいて配置することができ、従って２つ
の別々の供給電源（ｓｕｐｐｌｉｇｓ ）の経路指定を
行う場合の潜在的困難を軽くすることができる。更に、
上述した実施例はＰタブ（Ｎ基板）技術と共に改良され
た入力保護回路を示したが、供給電源経路指定は別個（
＝接触している各Ｎタブ領域が必要なためにより一層困
難になるがＮタブを適当にバイアスしてＮタブ（Ｐ基板
）技術に用いうろことも明らかであろう。
ＣＣより高いので、供給電源（ｘｔｂｐｐｌｉｅｚ）を
適当な順序におくことが必要である。）ＶＢｎ供給電源
（εｔＬｐｐｌｙ）を印加するためのタイダウン（ｔｉ
ｅｔｔｏｗｎｓ ）はその大きさく ｒｎａｌｎｉ ｔ
ｗｄｔ ）がより大きいのでＶａｃレベルのそれよりも
一層広い間隔をおいて配置することができ、従って２つ
の別々の供給電源（ｓｕｐｐｌｉｇｓ ）の経路指定を
行う場合の潜在的困難を軽くすることができる。更に、
上述した実施例はＰタブ（Ｎ基板）技術と共に改良され
た入力保護回路を示したが、供給電源経路指定は別個（
＝接触している各Ｎタブ領域が必要なためにより一層困
難になるがＮタブを適当にバイアスしてＮタブ（Ｐ基板
）技術に用いうろことも明らかであろう。
従って、上記には内部電源電圧レベルを超える入力論理
スイングを受けとる基準化ＣＭＯＳデバイスのだめの入
力保護回路およびバイアス方法が提供されている。本発
明はまた従来の電源電圧レベルを利用できる基準化ＣＭ
ＯＳデバイスも提供している。更（二、本発明の改良さ
れた入力保護回路およびバイアス方法は１回路入力保護
のためＰＭダイオードを保持しており、寄生ＳＣＲ動作
によるラッチアップの可能性を大幅（＝減少させる。更
（二、本発明はＰウェル（Ｎ形基板） ＣＭＯＳアプロ
ーチを保有する一方でＰチャネル能動素子しきい値を高
め、接合キャパシタンスを減少させ望ましくない短チヤ
ネル長漏洩効果を減らすことを考えに入れている。
スイングを受けとる基準化ＣＭＯＳデバイスのだめの入
力保護回路およびバイアス方法が提供されている。本発
明はまた従来の電源電圧レベルを利用できる基準化ＣＭ
ＯＳデバイスも提供している。更（二、本発明の改良さ
れた入力保護回路およびバイアス方法は１回路入力保護
のためＰＭダイオードを保持しており、寄生ＳＣＲ動作
によるラッチアップの可能性を大幅（＝減少させる。更
（二、本発明はＰウェル（Ｎ形基板） ＣＭＯＳアプロ
ーチを保有する一方でＰチャネル能動素子しきい値を高
め、接合キャパシタンスを減少させ望ましくない短チヤ
ネル長漏洩効果を減らすことを考えに入れている。
第１図αは、基板をインバータ負荷デバイスのソース（
二印加される電源電圧レベルにバイアスさせたＣＭＯＳ
インバータ（二対する従来の入力保護回路を有する集積
回路の一部の簡略化した断面図で分の概略図である。 第２図αは、インバータ負荷デバイスのソースに印加さ
れる電源電圧レベルを超える電源電圧レベルにバイアス
された基板を有するＣＭＯＳインバータに対する改良さ
れた入力保護回路を示す本発明による集積回路の一部分
の簡略化した断面図である。 第２図すは、第２図α（二示されている回路のその部分
の概略図である。 第２図Ｃは、第１図αの構造Ｃ二存在する可能性のある
能動性をもつ可能性のある寄生ＳＣＲ構造７５；第２図
αの実施例においていかに能動性をもつ可能性が少ない
かを示す簡単な図である。 特許出願人 モトローラ・インコーボレーデッド代
理人 弁理士 玉蟲久五部
二印加される電源電圧レベルにバイアスさせたＣＭＯＳ
インバータ（二対する従来の入力保護回路を有する集積
回路の一部の簡略化した断面図で分の概略図である。 第２図αは、インバータ負荷デバイスのソースに印加さ
れる電源電圧レベルを超える電源電圧レベルにバイアス
された基板を有するＣＭＯＳインバータに対する改良さ
れた入力保護回路を示す本発明による集積回路の一部分
の簡略化した断面図である。 第２図すは、第２図α（二示されている回路のその部分
の概略図である。 第２図Ｃは、第１図αの構造Ｃ二存在する可能性のある
能動性をもつ可能性のある寄生ＳＣＲ構造７５；第２図
αの実施例においていかに能動性をもつ可能性が少ない
かを示す簡単な図である。 特許出願人 モトローラ・インコーボレーデッド代
理人 弁理士 玉蟲久五部
Claims (1)
- 【特許請求の範囲】 １、 共通基板上にあるＣＭＯＳデバイスを含み、入力
保護デバイスは前記ＣＭＯＳデバイスの電源電圧を超え
る電圧レベル（二よってバイアスされる前記基板と反対
の不純物形の抵抗領域によって形成されるダイオードを
具える基準化ＣＭＯＳデバイス用入力保護回路。 ２、 前記基板は、Ｎ形半導体材料である特許請求の範
囲第１項記載の回路。 ３、゛ 第１電源電圧レベルを超える入力電圧スイング
を有し前記ＣＭＯＳデバイスを含む一定の不純物形の基
板から電気的に絶縁されているＣＭＯＳデバイスを適応
させる方法にして、前記基板に前記基板と反対の不純物
形の抵抗領域を形成するステップおよび前記第１電源電
圧レベルを超える第２電源電圧レベルを印加することに
よって前記基板をバイアスさせるステップとを含む基準
化ＣＭＯＳデバイスの）くイアス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US45253282A | 1982-12-23 | 1982-12-23 | |
| US452532 | 1999-12-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121971A true JPS59121971A (ja) | 1984-07-14 |
Family
ID=23796830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58237152A Pending JPS59121971A (ja) | 1982-12-23 | 1983-12-15 | 基準化ｃｍｏｓデバイス用入力保護回路およびバイアス方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0126184A3 (ja) |
| JP (1) | JPS59121971A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4473758A (en) * | 1983-02-07 | 1984-09-25 | Motorola Inc. | Substrate bias control circuit and method |
| FR2685817B1 (fr) * | 1991-12-31 | 1994-03-11 | Sgs Thomson Microelectronics Sa | Protection generale d'un circuit integre contre les surcharges permanentes et decharges electrostatiques. |
| DE4232532A1 (de) * | 1992-09-29 | 1994-04-28 | Ct Fuer Intelligente Sensorik | Anordnung und Verfahren zur Erhöhung der Zuverlässigkeit von ionensensitiven Feldeffekttransistoren |
| DE69326749T2 (de) * | 1993-02-17 | 2000-05-11 | Stmicroelectronics S.R.L., Agrate Brianza | Nichtflüchtiger Speicher mit Schutzdiode |
| US20060291114A1 (en) * | 2005-06-27 | 2006-12-28 | Teo Chee K | Electrostatic discharge protection circuit and method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4143391A (en) * | 1975-09-12 | 1979-03-06 | Tokyo Shibaura Electric Co., Ltd. | Integrated circuit device |
| US4039869A (en) * | 1975-11-28 | 1977-08-02 | Rca Corporation | Protection circuit |
| EP0084000A3 (en) * | 1982-01-11 | 1985-07-10 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Cmos device |
-
1983
- 1983-12-15 JP JP58237152A patent/JPS59121971A/ja active Pending
- 1983-12-16 EP EP83112699A patent/EP0126184A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0126184A3 (en) | 1985-05-15 |
| EP0126184A2 (en) | 1984-11-28 |
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