JPS59131252A - テストル−プ設定回路 - Google Patents
テストル−プ設定回路Info
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- JPS59131252A JPS59131252A JP58005435A JP543583A JPS59131252A JP S59131252 A JPS59131252 A JP S59131252A JP 58005435 A JP58005435 A JP 58005435A JP 543583 A JP543583 A JP 543583A JP S59131252 A JPS59131252 A JP S59131252A
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- channel
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- signal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
- H04L1/243—Testing correct operation by comparing a transmitted test signal with a locally generated replica at the transmitter, using a loop-back
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、１本のカロ人者線に複数の加入者チャネルを
多重化して同時使用する加入者線多重システムにおいて
ループ試験を行う際のテストループ設定回路に関するも
のでろる。
多重化して同時使用する加入者線多重システムにおいて
ループ試験を行う際のテストループ設定回路に関するも
のでろる。
従来技術と問題点
一般にループ試験は、端末と通信網間で回線障害の９９
分けを行なうために実施されるものであシ、通常は第１
図に示すように、端末２０と交換機２１の間に設置され
る回線終端装置２２において交換機からの折シ返しルー
プＡや端末からの折）返しループＢが設定される。例え
ば交換機側の折シ返しループを設定す−ｊ場合、第２図
に示すように、回線終端装置２２内に設置されている選
択回路２３に折シ返しループ起動信号を供給し、交換機
に連なる上ジ・下り回線１の折シ返しを行なう。
分けを行なうために実施されるものであシ、通常は第１
図に示すように、端末２０と交換機２１の間に設置され
る回線終端装置２２において交換機からの折シ返しルー
プＡや端末からの折）返しループＢが設定される。例え
ば交換機側の折シ返しループを設定す−ｊ場合、第２図
に示すように、回線終端装置２２内に設置されている選
択回路２３に折シ返しループ起動信号を供給し、交換機
に連なる上ジ・下り回線１の折シ返しを行なう。
なお２は端末に連なる上り・下シ厄線である。
しかしながら、複数のチャネルを有する加入者線多重シ
ステムにおいては、第２図のような従来の方法を採ると
、試験しようとするチャネルだけでなくすべてのチャネ
ルが折シ返されてし甘うため、通話中のチャネルが切断
されてしまうという不都合がらる。そのため、多重化加
入者線に属するすべてのチャネル速度種別とチャネルご
とに、折シ返しループ起動信号を時分割的に監視するこ
とによル、要求されたチャネルだけをｉすという構成も
考えられるが、所定のチャネル割シ付けが変更されたと
きにはループ設定回路の構成も変更しなければならない
という問題がある。
ステムにおいては、第２図のような従来の方法を採ると
、試験しようとするチャネルだけでなくすべてのチャネ
ルが折シ返されてし甘うため、通話中のチャネルが切断
されてしまうという不都合がらる。そのため、多重化加
入者線に属するすべてのチャネル速度種別とチャネルご
とに、折シ返しループ起動信号を時分割的に監視するこ
とによル、要求されたチャネルだけをｉすという構成も
考えられるが、所定のチャネル割シ付けが変更されたと
きにはループ設定回路の構成も変更しなければならない
という問題がある。
発明の目的
本発明は上述した問題点に鑑みてなされたものでラル、
その目的は、チャネル割付けの変更に併なう構成変更を
必要としないテストループ設定回路を提供することにあ
る。
その目的は、チャネル割付けの変更に併なう構成変更を
必要としないテストループ設定回路を提供することにあ
る。
発明の構成
上記目的を達成する本発明は、各加入者チャイルに送出
されるテスト用の折シ返しループ起動信号をすべてのチ
ャネル速度種別について並行してかつ同一のチャネル速
度種別に属するすべての加入者チャネルについて時分割
的に監視し、該尚の加入者チャネルに対してのみテスト
用の折シ返しループを時分割的に設定するように構成さ
れている。
されるテスト用の折シ返しループ起動信号をすべてのチ
ャネル速度種別について並行してかつ同一のチャネル速
度種別に属するすべての加入者チャネルについて時分割
的に監視し、該尚の加入者チャネルに対してのみテスト
用の折シ返しループを時分割的に設定するように構成さ
れている。
発明の実施例
第３図鉢、本発明が適用される加入者線多重システムに
おける多重化構成の一例を示す図でろる。
おける多重化構成の一例を示す図でろる。
この多重化構成例は、まず多重インタフェースを規定す
るＣＣＩＴＴ （国際電信電話諮問妾員会）勧告Ｘ、
２２ Ｋ従ッテ４８ＫｂＺＳを５ つノ９．６ＫｂｌＳ
チャネルに分割し、各９．６Ｋｂ／Ｓチヤネルを史に、
第３図上段に例示するようにｑ、６ｘｂ／ｓの単一の加
入者チャネルＡで構成するか、第３図中段に例示するよ
うに各４．８ＫｂｌＳの２個の加入者チャイ・ルＢとＣ
で構成するか又は第３図下段に例示するように各２，４
Ｋｂ／Ｓの４個の加入者チャネルＤ乃至Ｇで構成するか
いずれか一つを選択するものとする。すべての加入者チ
ャネルＡ７′７至Ｇの１キャラクタ分のタイムスロット
を６ビツトで構成するものとすれば、図示のように、ｑ
、ｂｘｂ／ｓの加入者チャネルＡのタイムスロット群Ａ
＋ ＋ ４ ＋ Ａｓ・・・・・・の繰返し絢期は１
．６ＫＨ２（９６Ｋｂ／Ｓ÷６ｂｉｔｍ）となシ、４．
８Ｋｂ／ｓの加入者チャネルＢ、！：Ｃのタイムスロッ
ト群Ｂｌ＋ ＃２＋＃Ｂ−°°・°°とタイムスロット
群Ｃ＋、Ｃ２，Ｃｓ・・曲の繰返し周期は８００ Ｈｚ
（９６ＫｂｌＳ÷６ ｂｉｔｇ÷２）とな凱２．４Ｋ
ｂ／Ｓの速度の加入者チャネルＤ乃至Ｇのタイムスロッ
ト群Ｄ１゜Ｄ２・・・； Ｅ、ｒ Ｅ２・・・； Ｆ、
、 Ｆ２・・・及びＧ＋ 、 Ｇ２ ”’の繰返し周
期は４００Ｈ２（９，６Ｋｂ／Ｓ÷６ｂｉｔｇ÷４）と
なる。９．６Ｋｂ／Ｓのチャイルを例示した３種のうち
いずれの構成とするかは、通常、回線設計時に決定され
るが、本発明ではこれがその後変更された場合でも何ら
変更を必要としないテストルーズ設定回路を提供するも
のである。
るＣＣＩＴＴ （国際電信電話諮問妾員会）勧告Ｘ、
２２ Ｋ従ッテ４８ＫｂＺＳを５ つノ９．６ＫｂｌＳ
チャネルに分割し、各９．６Ｋｂ／Ｓチヤネルを史に、
第３図上段に例示するようにｑ、６ｘｂ／ｓの単一の加
入者チャネルＡで構成するか、第３図中段に例示するよ
うに各４．８ＫｂｌＳの２個の加入者チャイ・ルＢとＣ
で構成するか又は第３図下段に例示するように各２，４
Ｋｂ／Ｓの４個の加入者チャネルＤ乃至Ｇで構成するか
いずれか一つを選択するものとする。すべての加入者チ
ャネルＡ７′７至Ｇの１キャラクタ分のタイムスロット
を６ビツトで構成するものとすれば、図示のように、ｑ
、ｂｘｂ／ｓの加入者チャネルＡのタイムスロット群Ａ
＋ ＋ ４ ＋ Ａｓ・・・・・・の繰返し絢期は１
．６ＫＨ２（９６Ｋｂ／Ｓ÷６ｂｉｔｍ）となシ、４．
８Ｋｂ／ｓの加入者チャネルＢ、！：Ｃのタイムスロッ
ト群Ｂｌ＋ ＃２＋＃Ｂ−°°・°°とタイムスロット
群Ｃ＋、Ｃ２，Ｃｓ・・曲の繰返し周期は８００ Ｈｚ
（９６ＫｂｌＳ÷６ ｂｉｔｇ÷２）とな凱２．４Ｋ
ｂ／Ｓの速度の加入者チャネルＤ乃至Ｇのタイムスロッ
ト群Ｄ１゜Ｄ２・・・； Ｅ、ｒ Ｅ２・・・； Ｆ、
、 Ｆ２・・・及びＧ＋ 、 Ｇ２ ”’の繰返し周
期は４００Ｈ２（９，６Ｋｂ／Ｓ÷６ｂｉｔｇ÷４）と
なる。９．６Ｋｂ／Ｓのチャイルを例示した３種のうち
いずれの構成とするかは、通常、回線設計時に決定され
るが、本発明ではこれがその後変更された場合でも何ら
変更を必要としないテストルーズ設定回路を提供するも
のである。
第４図は、本発明に係るテストルーズ設定回路の一実施
例の構成ブ四ツク図でメジ、これは上述のように構成さ
れた９、６Ｋｂ／Ｓの１チャネル分のみについて交換機
側回線を折シ返す場合の部分的構１は交換機側の上シ・
下多回線、２は端末側の上シ・下多回線、３は回線１を
折シ返すか回線２を交換機側に接続するかを選択する選
択回路、４はアドレス線、５，６は各々１．６ＫＨｚで
カクントアソプされる２進、４進カウンタ、７，８は加
算回路、９はｑ、６Ｋｂ／Ｓチヤネル監視用制御メモリ
、１０はａ、ａｉｒｂ／Ｓチャネル監視用制御メモリ、
１１はｚ４Ｋｂ／Ｓｆ ヤネル監視用制御メモリ、１２
は９．６ Ｋｂ／Ｓチャ坏ル用演算回路、１３は４．ａ
ｘｂ ／Ｓチャネル用演算回路、１４は２．４ｘｂ／
Ｓチャネル用演算回路、１５は６ビントシフトレジスク
、１６は折シ返しバタン検出回路、 １７−１．１７
−２及び１７−３は各演算回路１２、１５及び１４から
出力される折シ返し指示信号線、１８はオア（ＯＲ）回
路でるる。また選択回路３のＫは選択指示ピントを示し
、オア回路１８の出力が１の場合に＝１が選択されて回
線１が折シ返される。オア回路１８の出力が０の場合に
−０が選択され、回線２が選択される。
例の構成ブ四ツク図でメジ、これは上述のように構成さ
れた９、６Ｋｂ／Ｓの１チャネル分のみについて交換機
側回線を折シ返す場合の部分的構１は交換機側の上シ・
下多回線、２は端末側の上シ・下多回線、３は回線１を
折シ返すか回線２を交換機側に接続するかを選択する選
択回路、４はアドレス線、５，６は各々１．６ＫＨｚで
カクントアソプされる２進、４進カウンタ、７，８は加
算回路、９はｑ、６Ｋｂ／Ｓチヤネル監視用制御メモリ
、１０はａ、ａｉｒｂ／Ｓチャネル監視用制御メモリ、
１１はｚ４Ｋｂ／Ｓｆ ヤネル監視用制御メモリ、１２
は９．６ Ｋｂ／Ｓチャ坏ル用演算回路、１３は４．ａ
ｘｂ ／Ｓチャネル用演算回路、１４は２．４ｘｂ／
Ｓチャネル用演算回路、１５は６ビントシフトレジスク
、１６は折シ返しバタン検出回路、 １７−１．１７
−２及び１７−３は各演算回路１２、１５及び１４から
出力される折シ返し指示信号線、１８はオア（ＯＲ）回
路でるる。また選択回路３のＫは選択指示ピントを示し
、オア回路１８の出力が１の場合に＝１が選択されて回
線１が折シ返される。オア回路１８の出力が０の場合に
−０が選択され、回線２が選択される。
このテストルーズ設定回路は、９．６Ｋｂ／Ｓのテヤイ
・ルに関し第６図に例示した６釉の多重化構成のうちい
ずれが選択されまたその後に変更された場合でも（”Ｊ
ら構成上の変更をしなくて済むように、ｑ、６ｘｂ／ｓ
チヤイル用、４．８ Ｋｂ／’Ｓチャネル用及び２．４
ＫｂｌＳチャネル用の３重の構成をすべで備え、３重
の並列動作を行なう。６個のチャイル監視用 。
・ルに関し第６図に例示した６釉の多重化構成のうちい
ずれが選択されまたその後に変更された場合でも（”Ｊ
ら構成上の変更をしなくて済むように、ｑ、６ｘｂ／ｓ
チヤイル用、４．８ Ｋｂ／’Ｓチャネル用及び２．４
ＫｂｌＳチャネル用の３重の構成をすべで備え、３重
の並列動作を行なう。６個のチャイル監視用 。
制御メモリ（以下「制御メモリ」と略称する。）９．１
０及び１１は、ｑ、ｂＫｂ／Ｓのチャネルに含まれるチ
ャネル数に対応した数の記憶領域を備えている。
０及び１１は、ｑ、ｂＫｂ／Ｓのチャネルに含まれるチ
ャネル数に対応した数の記憶領域を備えている。
すなわち制御メモリ９は単一のチャネルＡ（第５図）用
に１個の記憶領域ＨＡを備え、制御メモリ１０は２個の
チャネルＢとＣ（第３図）用に２個の記憶領域ＭＢとＭ
Ｃを備え、かつ制御メモリ１１は４個のチャネルＤ乃至
Ｇ（第６図）用に４個の記憶領域ＭＤ乃至ＮＧを備えて
いる。６個の制御メモリ９乃至１１に対して、それぞれ
１．６ＫＨ２、８００Ｂ２及び４００Ｈｚの周期で巡回
的なアドレスの歩進が行なわれる。すなわち、制御メモ
リ９に対しては、アドレス線４上の１．６ ＫＨｚのア
ドレス歩進信号“Ａ″に基づ＠ １．６ ＫＨｚの周期
でアドレスの巡回的な歩道が行なわれる。この例ではア
ドレスが１個であるため、同一の記憶領域ＭＡＣ”Ａ”
）が１．６ ＫＨ２周期でアドレスされることになる。
に１個の記憶領域ＨＡを備え、制御メモリ１０は２個の
チャネルＢとＣ（第３図）用に２個の記憶領域ＭＢとＭ
Ｃを備え、かつ制御メモリ１１は４個のチャネルＤ乃至
Ｇ（第６図）用に４個の記憶領域ＭＤ乃至ＮＧを備えて
いる。６個の制御メモリ９乃至１１に対して、それぞれ
１．６ＫＨ２、８００Ｂ２及び４００Ｈｚの周期で巡回
的なアドレスの歩進が行なわれる。すなわち、制御メモ
リ９に対しては、アドレス線４上の１．６ ＫＨｚのア
ドレス歩進信号“Ａ″に基づ＠ １．６ ＫＨｚの周期
でアドレスの巡回的な歩道が行なわれる。この例ではア
ドレスが１個であるため、同一の記憶領域ＭＡＣ”Ａ”
）が１．６ ＫＨ２周期でアドレスされることになる。
制御メモリ１０に対しては、信号線４上の１．６ ＫＨ
ｚのグドレス歩進信号と、これｔ−２進カクンタ５で計
数した１り又は１−１」との加算回路７による加算結果
に基づき記憶領域ＭＢ（Ａ″）とＭＣ＜７１” ＋ １
）が８ＱＯＨｚの周期で交互にアドレスされる。同様
にして制御メモリ１１に対してはアドレス線４上の１．
６ ＫＨｚのアドレス歩進信号“Ａ”と、これを４進カ
クンタ６で計数した「０」乃至「３」との加算回路８に
よる加算結果に基づき記憶領域ＭＤ（“Ａ”）乃至ＭＧ
（Ａ”＋５）が４００Ｈ２の周期で交互にアドレスされ
る。上述のようにアドレスされた制御メモリ９乃至１１
は、対応のチャネル用演算回路（以下「演算回路」と略
称する。）１２乃至１４のそれぞれから（Ｎ傍線上に出
力されている対応の演算回路の演算結果をアドレスされ
た記憶領域ＨＡ乃至ＭＧｔ／Ｃ曹込む。
ｚのグドレス歩進信号と、これｔ−２進カクンタ５で計
数した１り又は１−１」との加算回路７による加算結果
に基づき記憶領域ＭＢ（Ａ″）とＭＣ＜７１” ＋ １
）が８ＱＯＨｚの周期で交互にアドレスされる。同様
にして制御メモリ１１に対してはアドレス線４上の１．
６ ＫＨｚのアドレス歩進信号“Ａ”と、これを４進カ
クンタ６で計数した「０」乃至「３」との加算回路８に
よる加算結果に基づき記憶領域ＭＤ（“Ａ”）乃至ＭＧ
（Ａ”＋５）が４００Ｈ２の周期で交互にアドレスされ
る。上述のようにアドレスされた制御メモリ９乃至１１
は、対応のチャネル用演算回路（以下「演算回路」と略
称する。）１２乃至１４のそれぞれから（Ｎ傍線上に出
力されている対応の演算回路の演算結果をアドレスされ
た記憶領域ＨＡ乃至ＭＧｔ／Ｃ曹込む。
ループ試験は、従来のループ試験と同様、各加入者チャ
ネルに交換機からのループ起動指示信号を送出し、まず
折）返しループを回線終端装置に設定し、その後試験デ
ータを流すことにより、回線異常の有無を検出するもの
とする。該ループ起動指示信号は（６＋２）エンベロー
ブ多重構成をもつ伝送路上の信号で示すと、例えばＦｌ
ｏｏｌｏｏ、Ｓ’とする。ここにＦはフレーム同期用ビ
ットでｓｂ、一般に４８ Ｋｂ／Ｓの２０エンベＵ−り
（４００Ｈ２）毎にくシ返すビットバタンか用いられる
。Ｓは制御ビットでラシ、一般に通信中はＯＮ（“１”
）通信中以外、ではＯＦＦ （“０”）の値をとる。ル
−プ試験は、従来のようにＳがＯＦＦ状態で行われるも
のとする。
ネルに交換機からのループ起動指示信号を送出し、まず
折）返しループを回線終端装置に設定し、その後試験デ
ータを流すことにより、回線異常の有無を検出するもの
とする。該ループ起動指示信号は（６＋２）エンベロー
ブ多重構成をもつ伝送路上の信号で示すと、例えばＦｌ
ｏｏｌｏｏ、Ｓ’とする。ここにＦはフレーム同期用ビ
ットでｓｂ、一般に４８ Ｋｂ／Ｓの２０エンベＵ−り
（４００Ｈ２）毎にくシ返すビットバタンか用いられる
。Ｓは制御ビットでラシ、一般に通信中はＯＮ（“１”
）通信中以外、ではＯＦＦ （“０”）の値をとる。ル
−プ試験は、従来のようにＳがＯＦＦ状態で行われるも
のとする。
析シ返しループは該ループ起動信号Ｆ１００１００Ｓ（
Ｓ＝“０”）が６エ／ベロープ連続して受イ６されると
起動され、以後、試験データ送出中に１５工、ンベロー
ブ毎にＦｌｏｏｌｏｏＳ（Ｓ＝″０”）を検出すると該
折り返しループは維持され続けるものとする。従って逆
にループ解放には、この１５エンベロープ毎の信号の送
出を停止すればよい。以上のことを第５図を使って説明
すると、例えはｑ、 ６ ｘｂ／ｓチャネル（第３図（
ａ））で折シ返しループを起動する場合は、Ａ１．Ａ２
及びＡ５の３個のタイムスロットに各々Ｆ１００１０Ｑ
Ｓ （Ｓ＝”０”）なる工／ベロープ信号を送出すれは
よく、ルーズを維持するには、Ｊ’Ｌｓ＋＋ｓｎ（ル＝
１．２・・・・・・）タイムスロットにｐ １００１０
０５（Ｓ＝“０”）を送出すれはよい。ｔ＋、ｓｘｂ／
Ｓチ鴫・坏ル（第３図（ｂ））で折シ返しル−プを起動
する場合は、Ｂ、。
Ｓ＝“０”）が６エ／ベロープ連続して受イ６されると
起動され、以後、試験データ送出中に１５工、ンベロー
ブ毎にＦｌｏｏｌｏｏＳ（Ｓ＝″０”）を検出すると該
折り返しループは維持され続けるものとする。従って逆
にループ解放には、この１５エンベロープ毎の信号の送
出を停止すればよい。以上のことを第５図を使って説明
すると、例えはｑ、 ６ ｘｂ／ｓチャネル（第３図（
ａ））で折シ返しループを起動する場合は、Ａ１．Ａ２
及びＡ５の３個のタイムスロットに各々Ｆ１００１０Ｑ
Ｓ （Ｓ＝”０”）なる工／ベロープ信号を送出すれは
よく、ルーズを維持するには、Ｊ’Ｌｓ＋＋ｓｎ（ル＝
１．２・・・・・・）タイムスロットにｐ １００１０
０５（Ｓ＝“０”）を送出すれはよい。ｔ＋、ｓｘｂ／
Ｓチ鴫・坏ル（第３図（ｂ））で折シ返しル−プを起動
する場合は、Ｂ、。
Ｂ２及びＢ！の５個のタイムスロットに上ｄ己と同様の
信号を送ればよい。
信号を送ればよい。
なお該ループ起動コードは、ＦｌｏｏｌｏｏＳに限るも
のでな（５＝ＯＦＦ（“０″）のときに一般に使用され
ないコードでろれはよい。またループ起動及び維持以下
第３図（６）に示すように、 ａｓｘｂ／ｓ回線のう
ち第１番目の９．６Ｋｂ／Ｓチャネルが２つの４．ａｉ
ｃｂ／ｓチャネルＢとＣで多重使用されてお如、１つの
４．８Ｋｂ／ＳチヤネルＢで障害が発生し、障害切り分
けのために交換機側からループ試験が行われる場合のル
ープ起動動作を例にとって第４図の動作を説明する。こ
のテストループ設定回路では上述した各９．６ Ｋｂｌ
Ｓチ１．ネル内のチャネル割付けは意識しておらず、上
記ループ起動ｇ号が到来したことでチャネル速度を認識
し、同時にこの速度チャネルの折り返しループを設定す
るように構成されている。
のでな（５＝ＯＦＦ（“０″）のときに一般に使用され
ないコードでろれはよい。またループ起動及び維持以下
第３図（６）に示すように、 ａｓｘｂ／ｓ回線のう
ち第１番目の９．６Ｋｂ／Ｓチャネルが２つの４．ａｉ
ｃｂ／ｓチャネルＢとＣで多重使用されてお如、１つの
４．８Ｋｂ／ＳチヤネルＢで障害が発生し、障害切り分
けのために交換機側からループ試験が行われる場合のル
ープ起動動作を例にとって第４図の動作を説明する。こ
のテストループ設定回路では上述した各９．６ Ｋｂｌ
Ｓチ１．ネル内のチャネル割付けは意識しておらず、上
記ループ起動ｇ号が到来したことでチャネル速度を認識
し、同時にこの速度チャネルの折り返しループを設定す
るように構成されている。
まず、交換機からの同線１上のＢ１タイムスロットにＦ
１００１００ Ｓ （Ｓ＝“０”）が到来すると、各
ビノトに対応したクロック（６４ＫＨｚ ）でシフトレ
ジスタ１５にデータ１００１００が入力される。該入力
データは最終ビットが入力された後６ビツト並列に折シ
返しバタン検出回路１６に出力される。なお、該バタン
検出がＳ−“０”の場合のみ有効となるようにバタン検
出回路１６にチップイネーブル１ｇ号（ＣＩ）としてＳ
ビット値が入力される。バタン検出回路１６でループ起
動信号バタン１００１００が検出されると、その結果が
各演算回路１２．１３及び１４に入力される。一方、こ
のバタン検出と同じタイミングでアドレス線４上に、４
８Ｋｂ／Ｓ中第１番目の９．６Ｋｂ ／Ｓチャネル（第
５図（α）のＡチャネル）に対応するアドレス″Ａ”が
供給される。
１００１００ Ｓ （Ｓ＝“０”）が到来すると、各
ビノトに対応したクロック（６４ＫＨｚ ）でシフトレ
ジスタ１５にデータ１００１００が入力される。該入力
データは最終ビットが入力された後６ビツト並列に折シ
返しバタン検出回路１６に出力される。なお、該バタン
検出がＳ−“０”の場合のみ有効となるようにバタン検
出回路１６にチップイネーブル１ｇ号（ＣＩ）としてＳ
ビット値が入力される。バタン検出回路１６でループ起
動信号バタン１００１００が検出されると、その結果が
各演算回路１２．１３及び１４に入力される。一方、こ
のバタン検出と同じタイミングでアドレス線４上に、４
８Ｋｂ／Ｓ中第１番目の９．６Ｋｂ ／Ｓチャネル（第
５図（α）のＡチャネル）に対応するアドレス″Ａ”が
供給される。
該アドレス“Ａ”が供給されると、制御メモリ９では、
ＭＡ番地がアドレスされ、制御メモリ１０では２進カウ
ンタ５の出力値を加えたＭＥ番地とＡｆＣ査地、制御メ
そり１１では４進カクンタ６の出力を加えた値ＭＤ乃至
ＭＧ番地がそれぞれ順次アドレスされる。Ｂｉタイムス
ロットは２つの４．８ Ｋｂ／’Ｓチャネルのうち先行
するチｒネルとみなされ、２進カウンタ５０出力値は“
０”となる。従って、Ｃｔタイムスロットでは２進カウ
ンタ５の出力値は１１″となっている。また、４進カウ
ンタ６の出力値は、Ｄｉタイムスロノ） 時Ｋ １−Ｏ
Ｊ 、Ｅｉタイムスロット時Ｋ ［ＩＪ 、Ｆｔメタイ
ムスロット時「２ｊ 、Ｇ ｓタイムスロット時に１−
３」となるように、各タイムスロット時にカクントアッ
プされるものとする。従ってＢ１タイムスロット時は制
御メモリ１０のアドレスはＭＢ番地、制御メモリ１１の
アドレスはＭＤ番地である。
ＭＡ番地がアドレスされ、制御メモリ１０では２進カウ
ンタ５の出力値を加えたＭＥ番地とＡｆＣ査地、制御メ
そり１１では４進カクンタ６の出力を加えた値ＭＤ乃至
ＭＧ番地がそれぞれ順次アドレスされる。Ｂｉタイムス
ロットは２つの４．８ Ｋｂ／’Ｓチャネルのうち先行
するチｒネルとみなされ、２進カウンタ５０出力値は“
０”となる。従って、Ｃｔタイムスロットでは２進カウ
ンタ５の出力値は１１″となっている。また、４進カウ
ンタ６の出力値は、Ｄｉタイムスロノ） 時Ｋ １−Ｏ
Ｊ 、Ｅｉタイムスロット時Ｋ ［ＩＪ 、Ｆｔメタイ
ムスロット時「２ｊ 、Ｇ ｓタイムスロット時に１−
３」となるように、各タイムスロット時にカクントアッ
プされるものとする。従ってＢ１タイムスロット時は制
御メモリ１０のアドレスはＭＢ番地、制御メモリ１１の
アドレスはＭＤ番地である。
各制御メモＩＪ ９．１０及び１１には、ループ起動監
視用ｉｒｔ数ビットＬｓ （ｓ ；０＋ １ ＋ ２
） ト”−り維持ｂＪＸＬ視用計数ピッ） ｔ７ Ｂ＝
０．１．２）がチャネル毎に設定されており、これらの
計数ビットＬｉと１が、アドレス“Ａ′″供給によシ耽
出されて各演算回路１２゜１３及び１４に入力される。
視用ｉｒｔ数ビットＬｓ （ｓ ；０＋ １ ＋ ２
） ト”−り維持ｂＪＸＬ視用計数ピッ） ｔ７ Ｂ＝
０．１．２）がチャネル毎に設定されており、これらの
計数ビットＬｉと１が、アドレス“Ａ′″供給によシ耽
出されて各演算回路１２゜１３及び１４に入力される。
制御メモリ９乃至１１の内容すなわち演算回路１２乃至
１４の演算結果は、第５図に例示する遷移図に従って変
化する。第５図において横方向への変位は、９． ｂ
ｘｂ／ｓチャイルＡ上のタイムスロット幅を単位とする
時間の経過を表示している。制御メモリ番地とその内容
と表示された欄の内容中、上段は制御メモリ９乃至１１
のメモリ番地ＭＡ乃至ＭＧ、下段はこれらのメモリ番地
の内容（Ｌ＜、 ｔｓ ）を表示している。
１４の演算結果は、第５図に例示する遷移図に従って変
化する。第５図において横方向への変位は、９． ｂ
ｘｂ／ｓチャイルＡ上のタイムスロット幅を単位とする
時間の経過を表示している。制御メモリ番地とその内容
と表示された欄の内容中、上段は制御メモリ９乃至１１
のメモリ番地ＭＡ乃至ＭＧ、下段はこれらのメモリ番地
の内容（Ｌ＜、 ｔｓ ）を表示している。
以下第５図と、第６図のフローチャートを参照しつつ、
第４図の一実施例の動作を説明する。
第４図の一実施例の動作を説明する。
まず、バタン検出回路１６からの出力（ループ起動コー
ド検出）と制御メモリからの出力Ｌ（＋ｔｊが演算回路
１２．１３及び１４に入力されると、 Ｌｉ＝３かどう
かが調べられる。この例ではＢ１タイムスロットで最初
のループ起動コードが到来したため、Ｌｉ ＝ Ｏであ
る。従ッテ、Ｌｉ＝０＋１＝１． Ｃ４＝０として該Ｂ
１タイムスロットに対応する演算を終了する。この結果
は信号線を経由して、再び制御メモリ？、１０及び１１
のＭＡ、ＭＥ及びＭＤ番地に書込まれる（第５図（イ）
参照）。上記演算（制御メモリの読出しから曹込みまで
）は、Ｂ、タイムスロットのタイムスロット５ｃ（８／
６４ＫＨ２−１２５μｓ）内ニ行われる。次に、第１査
目の９．６ Ｋｂ／ＳチャネルＡのＡ２タイムスロッ°
トに対応するＣ１タイムスロットでは、Ｃチャネルのデ
ータＤｎ＋＋＝Ｆα１・・・α６Ｓが到来する。
ド検出）と制御メモリからの出力Ｌ（＋ｔｊが演算回路
１２．１３及び１４に入力されると、 Ｌｉ＝３かどう
かが調べられる。この例ではＢ１タイムスロットで最初
のループ起動コードが到来したため、Ｌｉ ＝ Ｏであ
る。従ッテ、Ｌｉ＝０＋１＝１． Ｃ４＝０として該Ｂ
１タイムスロットに対応する演算を終了する。この結果
は信号線を経由して、再び制御メモリ？、１０及び１１
のＭＡ、ＭＥ及びＭＤ番地に書込まれる（第５図（イ）
参照）。上記演算（制御メモリの読出しから曹込みまで
）は、Ｂ、タイムスロットのタイムスロット５ｃ（８／
６４ＫＨ２−１２５μｓ）内ニ行われる。次に、第１査
目の９．６ Ｋｂ／ＳチャネルＡのＡ２タイムスロッ°
トに対応するＣ１タイムスロットでは、Ｃチャネルのデ
ータＤｎ＋＋＝Ｆα１・・・α６Ｓが到来する。
このときバタン検出回路１６では、α、・・・ａ６〜０
０１ｏａ１またはＳ＝“１”のためルーズ設定コードは
検出されず演算回路１２．１３及び１４への入力はコー
ド未検出となる。Ｂ１タイムスロット以前にループ起動
コードは到来していないと仮定しているから、演算回路
の出力は第６図の演算に従がいＬｉ＝０゜Ｃｉ ＝０と
なる（第５図（ロ）参照）。
０１ｏａ１またはＳ＝“１”のためルーズ設定コードは
検出されず演算回路１２．１３及び１４への入力はコー
ド未検出となる。Ｂ１タイムスロット以前にループ起動
コードは到来していないと仮定しているから、演算回路
の出力は第６図の演算に従がいＬｉ＝０゜Ｃｉ ＝０と
なる（第５図（ロ）参照）。
次に第１番目の９．６Ｋｂ／ＳチヤネルＡのＡ３タイム
スロソ）Ｋ対応するＢ２タイムスロットでは、Ｂチャイ
・ルのデータＬｏｏｐ ＝ Ｆ ００１００１ Ｓ （
Ｓ ＝ ”０”）が到来する。このときは、上述したＢ
１タイムスロットの場合と同様の演算が行なわれる。た
だし制御メモ！Ｊ１１ＯアドレスはＭＦ番地でるる。こ
の演算の結果Ｚｌｏ＝０＋１＝１． ｔ、＝０ （直前
のＬＤの値はＡ２タイムスロット時に０となっている）
ｓ ＬＩ＝１＋ １ ＝２＋ ｔ＋ ”０ 、Ｂ２
” １ 、１２＝０となる（第６図（／う参照）。
スロソ）Ｋ対応するＢ２タイムスロットでは、Ｂチャイ
・ルのデータＬｏｏｐ ＝ Ｆ ００１００１ Ｓ （
Ｓ ＝ ”０”）が到来する。このときは、上述したＢ
１タイムスロットの場合と同様の演算が行なわれる。た
だし制御メモ！Ｊ１１ＯアドレスはＭＦ番地でるる。こ
の演算の結果Ｚｌｏ＝０＋１＝１． ｔ、＝０ （直前
のＬＤの値はＡ２タイムスロット時に０となっている）
ｓ ＬＩ＝１＋ １ ＝２＋ ｔ＋ ”０ 、Ｂ２
” １ 、１２＝０となる（第６図（／う参照）。
次ニ、第１番目の９．６ Ｋｂ／ＳチャネルＡのＡ４タ
イムスロットに対応するＣ２タイムスロットでは、Ａ２
タイムスロットの場合と同様、ループ起動コードが到来
せず、Ａ２タイムスロットの場合と同じ動作をする。Ａ
５タイムスロットに対応するＢ３タイムスロットでは、
ＢチャネルのデータＬＯＯｐ ＝ ＦｏｏｌｏｏｌＳ（
Ｓ＝Ｏ）が到来するためタイムスロットＢ１、タイムス
ロットＢ２の場合と同様の演算が行なわれる。この場合
Ｌｏ’＝Ｑ＋Ｑ＋＝＝Ｑ＋ ｇｏ＝Ｑ、 ＬＩ＝２＋１
＝５ ＋ ｔ ＋−０＋ Ｌ ２ ” ’→−１＝２
，１２＝０となる（第６図（ニ）参照）。
イムスロットに対応するＣ２タイムスロットでは、Ａ２
タイムスロットの場合と同様、ループ起動コードが到来
せず、Ａ２タイムスロットの場合と同じ動作をする。Ａ
５タイムスロットに対応するＢ３タイムスロットでは、
ＢチャネルのデータＬＯＯｐ ＝ ＦｏｏｌｏｏｌＳ（
Ｓ＝Ｏ）が到来するためタイムスロットＢ１、タイムス
ロットＢ２の場合と同様の演算が行なわれる。この場合
Ｌｏ’＝Ｑ＋Ｑ＋＝＝Ｑ＋ ｇｏ＝Ｑ、 ＬＩ＝２＋１
＝５ ＋ ｔ ＋−０＋ Ｌ ２ ” ’→−１＝２
，１２＝０となる（第６図（ニ）参照）。
以後、’Ａ ’番目の９． ＋Ｓ ＫｂｌＳチャネルＡ
上のタイムスロットに対応するＢｉタイムスロット（Ｂ
４゜Ｂ５・・・・・）には試験データＴ。、Ｔ１・・・
が、Ｃ（タイムスロットでは一般のデータＤｉが転送さ
れていることになるが、Ｂ（タイムスロットではＬ１＝
６となっているため、第４図と第６図に示すようにルー
プ設定指示信号が演算回路１６から１８号線引７−２に
出力されることによりルーズ設定が該タイムスロット毎
に行なわれる。同時にループ維持監視用ｔｌ′数ピッ）
１＋が計数されはじめ１５エンベロープ毎のループ維
持信号Ｆ ００１００１ Ｓ （Ｓ−“０″）を監視す
ることになる（第５図（ホ）（へ））。以上述べたよう
にＢｉタイムスロットに転送されたループ起動信号−に
より、Ｂチャネルに対し折シ返しループ設定が自動的に
行われることになる。
上のタイムスロットに対応するＢｉタイムスロット（Ｂ
４゜Ｂ５・・・・・）には試験データＴ。、Ｔ１・・・
が、Ｃ（タイムスロットでは一般のデータＤｉが転送さ
れていることになるが、Ｂ（タイムスロットではＬ１＝
６となっているため、第４図と第６図に示すようにルー
プ設定指示信号が演算回路１６から１８号線引７−２に
出力されることによりルーズ設定が該タイムスロット毎
に行なわれる。同時にループ維持監視用ｔｌ′数ピッ）
１＋が計数されはじめ１５エンベロープ毎のループ維
持信号Ｆ ００１００１ Ｓ （Ｓ−“０″）を監視す
ることになる（第５図（ホ）（へ））。以上述べたよう
にＢｉタイムスロットに転送されたループ起動信号−に
より、Ｂチャネルに対し折シ返しループ設定が自動的に
行われることになる。
以上は４．８ Ｋｂ／ＳのＢチャネルについて折シ返し
ループ設定動作を述べだが２，２１速度のチャネルにつ
き並列して演算を行なっているためチャイルの速度（即
ちチャネルの割シ付け）によらずループ設定ができる。
ループ設定動作を述べだが２，２１速度のチャネルにつ
き並列して演算を行なっているためチャイルの速度（即
ちチャネルの割シ付け）によらずループ設定ができる。
例えは９．６Ｋｂ／Ｓ １チヤネルでめった場合（第６
図（α）の場合）、折シ返しコードの検出計数は６つの
演算回路で並行して行なわれるが実際に３連続エンベロ
ープの折シ返しコードが検出されるのは演算回路１２に
おいてでアシ、これによって９．６Ｋｂ／Ｓチヤネルと
して折シ返しループが設定されることになる。
図（α）の場合）、折シ返しコードの検出計数は６つの
演算回路で並行して行なわれるが実際に３連続エンベロ
ープの折シ返しコードが検出されるのは演算回路１２に
おいてでアシ、これによって９．６Ｋｂ／Ｓチヤネルと
して折シ返しループが設定されることになる。
なお本実施例はＣＣＩＴＴ勧告に基づいた多重化構成で
の回路を示したが、一般に低速チャネルが複数本集まっ
て多重加入者線を構成している場合に本発明が適用でき
るのは言うまでもない。例えに単一の迷贋のチャネルが
多重化されている場合は制御メ七り、演算回路は各々１
つ設ければよく、３棟の速度のチャネルが多重化されて
いる場合は制御メモリ、演算回路をｎ個並置すればよい
。
の回路を示したが、一般に低速チャネルが複数本集まっ
て多重加入者線を構成している場合に本発明が適用でき
るのは言うまでもない。例えに単一の迷贋のチャネルが
多重化されている場合は制御メ七り、演算回路は各々１
つ設ければよく、３棟の速度のチャネルが多重化されて
いる場合は制御メモリ、演算回路をｎ個並置すればよい
。
発明の効果
以上詳細に説明したように、各加入者線チャネルに送出
されるテスト用の折少返しループ起動信号をすべてのチ
ャネル速度柚別について並行してかつ同一チャ不ル速度
櫨別に属するすべての加入者チャネルについて時分割的
に監部し、該当の加入者チャネルに対してのみ折り返し
ループを時分割的に設定する構成であるから、システム
の設計時や運用時にチャネル割付の変更が行なわれても
、これに伴なり構成上の変更を何ら必要とせず、システ
ム設計時の柔軟性が向上すると共にシステム運用時の経
済性が飛瞳的に向上するという利点が、やる。
されるテスト用の折少返しループ起動信号をすべてのチ
ャネル速度柚別について並行してかつ同一チャ不ル速度
櫨別に属するすべての加入者チャネルについて時分割的
に監部し、該当の加入者チャネルに対してのみ折り返し
ループを時分割的に設定する構成であるから、システム
の設計時や運用時にチャネル割付の変更が行なわれても
、これに伴なり構成上の変更を何ら必要とせず、システ
ム設計時の柔軟性が向上すると共にシステム運用時の経
済性が飛瞳的に向上するという利点が、やる。
することが可能になるので、トラヒックの変動に柔軟に
対処できるという利点もろる。
対処できるという利点もろる。
第１図と第２図は従来のテストルーズ設定回路の構成の
一例を示す図、第３図は本発明が適用される加入者線多
重システムの多重化構成の一例を示す図、第４図は本発
明の一実施例の構成を示す図、第５図と第６図は本発明
の一実施例の動作を説明するための概念図である。 １・・・交換機側の上シ・下多回線、２・・・端末側の
上シ・下多回線、６・・・選択回路、４・・・アドレス
線、５．６・・・２進、４進カウンタ、７，８・・・加
算回路、９゜１０−１・・・チャネル監祝用制御メモＩ
Ｊ 、１２．１３．１４・・・チャネル用演算回路、１
５・・・６ヒツトシフトレジスタ、１６・・・折シ返し
バタン検出回路、１８°゛・オア回路。 時針出願人 日本型１６電話公社 代理人弁理士玉蟲久五部 （外５名） 第１図 第２図 互 折り返えしループ起動信号 第３図
一例を示す図、第３図は本発明が適用される加入者線多
重システムの多重化構成の一例を示す図、第４図は本発
明の一実施例の構成を示す図、第５図と第６図は本発明
の一実施例の動作を説明するための概念図である。 １・・・交換機側の上シ・下多回線、２・・・端末側の
上シ・下多回線、６・・・選択回路、４・・・アドレス
線、５．６・・・２進、４進カウンタ、７，８・・・加
算回路、９゜１０−１・・・チャネル監祝用制御メモＩ
Ｊ 、１２．１３．１４・・・チャネル用演算回路、１
５・・・６ヒツトシフトレジスタ、１６・・・折シ返し
バタン検出回路、１８°゛・オア回路。 時針出願人 日本型１６電話公社 代理人弁理士玉蟲久五部 （外５名） 第１図 第２図 互 折り返えしループ起動信号 第３図
Claims (1)
- 加入者線上にチャネル速度の異なる複数の加入者チャネ
ルを時分割多重化して成る加入者線多重システム用のテ
ストループ設定回路において、前記各加入者チャネルに
送出されるテスト用の折シ返しループ起動信号をすべて
のチャネル速度種別についで並行してかつ同一のチャネ
ル速度種別に属するすべての加入者チャネルについて時
分割的に監視し、該尚の加入者チャネルに対してのみテ
スト用の折シ返しループを時分割的に設定する手段を備
えたことを特徴とするテストループ設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005435A JPS59131252A (ja) | 1983-01-17 | 1983-01-17 | テストル−プ設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005435A JPS59131252A (ja) | 1983-01-17 | 1983-01-17 | テストル−プ設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59131252A true JPS59131252A (ja) | 1984-07-28 |
Family
ID=11611113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005435A Pending JPS59131252A (ja) | 1983-01-17 | 1983-01-17 | テストル−プ設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59131252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62110354A (ja) * | 1985-11-08 | 1987-05-21 | Fujitsu Ltd | 折返し試験方式 |
| JP2006284164A (ja) * | 2005-03-07 | 2006-10-19 | Matsushita Electric Ind Co Ltd | 空気調和機 |
-
1983
- 1983-01-17 JP JP58005435A patent/JPS59131252A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62110354A (ja) * | 1985-11-08 | 1987-05-21 | Fujitsu Ltd | 折返し試験方式 |
| JP2006284164A (ja) * | 2005-03-07 | 2006-10-19 | Matsushita Electric Ind Co Ltd | 空気調和機 |
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