JPS59143370A - 半導体整流装置 - Google Patents
半導体整流装置Info
- Publication number
- JPS59143370A JPS59143370A JP58016032A JP1603283A JPS59143370A JP S59143370 A JPS59143370 A JP S59143370A JP 58016032 A JP58016032 A JP 58016032A JP 1603283 A JP1603283 A JP 1603283A JP S59143370 A JPS59143370 A JP S59143370A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- semiconductor layer
- rectifier
- type
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体整流装置、特に整流用ダイオードに関す
る。
る。
〔従来技術〕
電子計算機およびそれに連なる各種端末機器、あるいは
各種システム機器の′電源として、比較的低電圧の直流
安定化電源全装する。商用交流電源から低電圧の直流安
定化電源を得るためには種々の方法があるが、小型、高
効率の特徴を持つスイッチングレギュレータ方式が優れ
ている。
各種システム機器の′電源として、比較的低電圧の直流
安定化電源全装する。商用交流電源から低電圧の直流安
定化電源を得るためには種々の方法があるが、小型、高
効率の特徴を持つスイッチングレギュレータ方式が優れ
ている。
上述のような電源に用いられる整流用ダイオードとして
は低損失性、安定性および高速性が要求されるが、従来
公知のダイオードではこれらの点で不満足であった。す
なわち、第１図にその例を示す周知のショットキバリヤ
ダイオードでは逆方向漏れ電流が大きくかつ耐圧が数十
■程腿と低く熱的に不安定であるという欠点があった。
は低損失性、安定性および高速性が要求されるが、従来
公知のダイオードではこれらの点で不満足であった。す
なわち、第１図にその例を示す周知のショットキバリヤ
ダイオードでは逆方向漏れ電流が大きくかつ耐圧が数十
■程腿と低く熱的に不安定であるという欠点があった。
また、第２図にその１例を示すｐｎ接合型のダイオード
では比較的高耐圧が得られるが低損失性が十分でないと
いう欠点があった。
では比較的高耐圧が得られるが低損失性が十分でないと
いう欠点があった。
本発明の目的は、従来の整流ダイオードの欠点を解決し
、低損失性、高速性に優れると共に高耐圧の半導体整流
装置を提供することにある。
、低損失性、高速性に優れると共に高耐圧の半導体整流
装置を提供することにある。
不発羽生導体整流装置の特徴とするところは、一対の主
電極間の半導体基体が、主電流通路となる第１の領域と
主電流通路全実質的にとり囲、むように設けられ、ｐｎ
接合を有し、このｐｎ接合が逆バイアスされたときに生
じる空乏層により主電流通路全ピンチオフする機能金有
する第２の領域とからなシ、第１の領域の少くともピン
チオンされる部分に重金属又は格子欠陥等のキャリヤ補
償作用を引起す手段全導入したことにある。
電極間の半導体基体が、主電流通路となる第１の領域と
主電流通路全実質的にとり囲、むように設けられ、ｐｎ
接合を有し、このｐｎ接合が逆バイアスされたときに生
じる空乏層により主電流通路全ピンチオフする機能金有
する第２の領域とからなシ、第１の領域の少くともピン
チオンされる部分に重金属又は格子欠陥等のキャリヤ補
償作用を引起す手段全導入したことにある。
このように主電流上流す第１の領域と主電流を実質的に
流さない第２の領域とを備え、逆阻止状態においては第
２の領域で生じる空乏層によって第１の領域がピンチオ
ンされ逆電流が阻止される構成となっているので、第１
の領域の構造を高耐圧化とは一般に相反する関係にある
低損失かつ高速化という点のみから設計でき、よって低
損失、高速、高耐圧を備えた半導体基体内Ｒを実現でき
る。また、第１の領域のピンチオンされる部分はキャリ
ヤ補償作用により抵抗率が高くなっているので、ｐｎ接
合からの静電的影響音強く受はピンチオフ効果が強くな
るので、ピンチオフ會起すための構造寸法上の制限が大
幅に緩和され、素子製造が極めて容易になる。
流さない第２の領域とを備え、逆阻止状態においては第
２の領域で生じる空乏層によって第１の領域がピンチオ
ンされ逆電流が阻止される構成となっているので、第１
の領域の構造を高耐圧化とは一般に相反する関係にある
低損失かつ高速化という点のみから設計でき、よって低
損失、高速、高耐圧を備えた半導体基体内Ｒを実現でき
る。また、第１の領域のピンチオンされる部分はキャリ
ヤ補償作用により抵抗率が高くなっているので、ｐｎ接
合からの静電的影響音強く受はピンチオフ効果が強くな
るので、ピンチオフ會起すための構造寸法上の制限が大
幅に緩和され、素子製造が極めて容易になる。
以下、実禰例として示した図面により本発明の詳細な説
明する。
明する。
第３図及び第４図において、一対の主表面１０１及び１
０２を有する半導体基体１００は、一対の主表面間に、
カソード電極５にオーミック接触するｎ層型層１、層１
に隣接しそれよりも低濃度のｎ型ベース層２、層２に隣
接して層２との間にｐｎ接合を形成しアノード電極６に
達するストライプ状のｐ＋型層３および層３よりも薄く
て低濃度のｐ型層４を有し、少くとも層２の概略１ｏで
示す領域には金（Ａｕ）がドープされている１これによ
って半導体基体内に、ｎ層層の第１の部分ｌａ、ｎ層の
第１の部分２ｂ及び９層４とで構成され７’（第１の積
層構造部Ｉと、ｎ層層の第２の部分１ｂ、ｎ層の第２の
部分２ｂ、ｐ＋層３とで構成され第１の積層構造部Ｉを
包囲する第２の積層構造部■とが形成される。一方の主
表面１０２に露出するｐｒｔ接合は、酸化膜９で保護さ
れている。
０２を有する半導体基体１００は、一対の主表面間に、
カソード電極５にオーミック接触するｎ層型層１、層１
に隣接しそれよりも低濃度のｎ型ベース層２、層２に隣
接して層２との間にｐｎ接合を形成しアノード電極６に
達するストライプ状のｐ＋型層３および層３よりも薄く
て低濃度のｐ型層４を有し、少くとも層２の概略１ｏで
示す領域には金（Ａｕ）がドープされている１これによ
って半導体基体内に、ｎ層層の第１の部分ｌａ、ｎ層の
第１の部分２ｂ及び９層４とで構成され７’（第１の積
層構造部Ｉと、ｎ層層の第２の部分１ｂ、ｎ層の第２の
部分２ｂ、ｐ＋層３とで構成され第１の積層構造部Ｉを
包囲する第２の積層構造部■とが形成される。一方の主
表面１０２に露出するｐｒｔ接合は、酸化膜９で保護さ
れている。
この実癩例装置の半導体基体は一辺が約４震の正方形状
である。この装置は周知の半導体製造技術を用いて作製
し得る。その−例を概略説明すれば次の通りである。
である。この装置は周知の半導体製造技術を用いて作製
し得る。その−例を概略説明すれば次の通りである。
まず、ｎ＋型のシリコン単結晶ウェハを準備し、その一
方面全面に約６Ω確の抵抗率のｎ型シリコン単結晶層を
約１５μｍの厚さにエピタキシャル成長する。これをシ
リコン基板とする。次に、リン（Ｉ） ）を単結晶ウェ
ハの他方面から選択的に将来ペレタイズされたとき半導
体基体周縁となる個所に拡散して他方面に露出しかつエ
ピタキシャル成長したｎ＋層に連らなるｎ１型層を形成
する。
方面全面に約６Ω確の抵抗率のｎ型シリコン単結晶層を
約１５μｍの厚さにエピタキシャル成長する。これをシ
リコン基板とする。次に、リン（Ｉ） ）を単結晶ウェ
ハの他方面から選択的に将来ペレタイズされたとき半導
体基体周縁となる個所に拡散して他方面に露出しかつエ
ピタキシャル成長したｎ＋層に連らなるｎ１型層を形成
する。
次に、単結晶ウェハの他方面から酸化膜をマスクとして
ほう素（Ｂ ）を選択的に拡散してｐ＋型層３を約５μ
ｍの深さに形成する。更に他方面からほう素イオンを打
込み、熱処理を施してｐ型層４を形成する。続いてエピ
タキシャル成長したｎ＋層表面に金を蒸着し、約９１５
Ｃで２０分熱処理して金をシリコン基板１００内に拡散
させる。次に、シリコン基板１００の両面の所定部に例
えばｋｔ８ ｉ、またはｃｒ−Ｎｉ−Ａｇの積層膜を蒸
着してアノード電極６およびカソード電極５を形成する
。なお、８１０２膜９は上述した拡散工程で、あるいは
別途ＣＶＤ法等により堆積される。
ほう素（Ｂ ）を選択的に拡散してｐ＋型層３を約５μ
ｍの深さに形成する。更に他方面からほう素イオンを打
込み、熱処理を施してｐ型層４を形成する。続いてエピ
タキシャル成長したｎ＋層表面に金を蒸着し、約９１５
Ｃで２０分熱処理して金をシリコン基板１００内に拡散
させる。次に、シリコン基板１００の両面の所定部に例
えばｋｔ８ ｉ、またはｃｒ−Ｎｉ−Ａｇの積層膜を蒸
着してアノード電極６およびカソード電極５を形成する
。なお、８１０２膜９は上述した拡散工程で、あるいは
別途ＣＶＤ法等により堆積される。
この装置のアノード・カソード両電極間にアノード電極
６がカソード電極５に対して正の電位となるような屯田
を刃口えると、ｐｎｎ＋ｎｎ外ら成る第１の積層構造部
■に順電流の殆んどが流れる。
６がカソード電極５に対して正の電位となるような屯田
を刃口えると、ｐｎｎ＋ｎｎ外ら成る第１の積層構造部
■に順電流の殆んどが流れる。
次に両電極間にカソード電極５がアノード電極６に対し
て正の電位となるよりな重圧を加えると、第２の積層構
造部■のｐ＋ ｎ 接合７から空乏層が第１の積層構
造部ｌｌｌ１ｌｌに伸び、第１の積ｊ−構造部Ｉの１０
で示した領域（以下チャネル部と称す）をピンチオフし
逆電圧が阻止される。本実Ｉ４ｉ例では、チャネルＳＦ
（１０の抵抗率は金をドープしたことによるキャリヤ補
償作用により、もとのエピタキシャル成長層の抵抗率よ
りも高くなっており、約５００Ωｍである。耐圧の高い
ｐ＋ ｎ接合７が逆電圧を阻止するので、ｐ型層４とｎ
型層２０間のｐｎ接合１１を、高耐圧化と一般に相反す
る高速低損失化の面のみから設計できる。本実施例では
ｐ型層４の厚さを約１μｍと薄くかつ不純物濃度を低く
しである。このようにすると、順方向動作時にｎ型ベー
ス層２へのキャリヤ注入量が少くなり、このため高速化
と共に、ｐｎ接合１１に印加される接合域圧が低くなっ
て低損失化が図れる。
て正の電位となるよりな重圧を加えると、第２の積層構
造部■のｐ＋ ｎ 接合７から空乏層が第１の積層構
造部ｌｌｌ１ｌｌに伸び、第１の積ｊ−構造部Ｉの１０
で示した領域（以下チャネル部と称す）をピンチオフし
逆電圧が阻止される。本実Ｉ４ｉ例では、チャネルＳＦ
（１０の抵抗率は金をドープしたことによるキャリヤ補
償作用により、もとのエピタキシャル成長層の抵抗率よ
りも高くなっており、約５００Ωｍである。耐圧の高い
ｐ＋ ｎ接合７が逆電圧を阻止するので、ｐ型層４とｎ
型層２０間のｐｎ接合１１を、高耐圧化と一般に相反す
る高速低損失化の面のみから設計できる。本実施例では
ｐ型層４の厚さを約１μｍと薄くかつ不純物濃度を低く
しである。このようにすると、順方向動作時にｎ型ベー
ス層２へのキャリヤ注入量が少くなり、このため高速化
と共に、ｐｎ接合１１に印加される接合域圧が低くなっ
て低損失化が図れる。
第５図及び第６図にｐ型層４０表面不純物損度Ｎａｐに
対する順電圧降下と逆回復時間ｔ□との関係を示すが、
Ｎｓｐを１０１！１Ｃ１ｎ匂のオーダーにすると、通常
の１０”ｃｍ−”のオーダーに比べて順電圧が約０．１
ｖ減となり低損失に、またｔ ｒｒが約１／３〜１／４
と高速になることがわかる。
対する順電圧降下と逆回復時間ｔ□との関係を示すが、
Ｎｓｐを１０１！１Ｃ１ｎ匂のオーダーにすると、通常
の１０”ｃｍ−”のオーダーに比べて順電圧が約０．１
ｖ減となり低損失に、またｔ ｒｒが約１／３〜１／４
と高速になることがわかる。
第７図に、本実施例装置の嶋流密度１００Ａ／ｃｒｉ、
での順電圧降下を示す。チャネル部１００幅Ｗを狭くす
ると順電圧降下が高くなるが、その増加の割合は顕著で
なく、高さ０．０２Ｖ程度であり低損失性を保つ。これ
に対し、第８図に示すように、逆阻止′醒圧はチャネル
幅Ｗを狭くすると大幅に上昇する。Ｗが３０μｍ程度の
ときには逆阻止電圧がｐｎｎ＋接合１１で決る値を持つ
が、Ｗが２２μｍより小さくなるとｐ＋ ｎ接合７の静
電効果が現れ（９） て逆阻市′ポ圧が上昇しはじめる。Ｗが１２μｍになる
と逆阻止電圧が１５０■と高くなり十分な効果が得られ
る。
での順電圧降下を示す。チャネル部１００幅Ｗを狭くす
ると順電圧降下が高くなるが、その増加の割合は顕著で
なく、高さ０．０２Ｖ程度であり低損失性を保つ。これ
に対し、第８図に示すように、逆阻止′醒圧はチャネル
幅Ｗを狭くすると大幅に上昇する。Ｗが３０μｍ程度の
ときには逆阻止電圧がｐｎｎ＋接合１１で決る値を持つ
が、Ｗが２２μｍより小さくなるとｐ＋ ｎ接合７の静
電効果が現れ（９） て逆阻市′ポ圧が上昇しはじめる。Ｗが１２μｍになる
と逆阻止電圧が１５０■と高くなり十分な効果が得られ
る。
静電効果が現れるチャネル幅及び十分な効果が得られる
チャネル幅はチャネル部１０の抵抗率に依存し、抵抗率
が高くなる程広くなる。第９図はこの関係を示した図で
ある。チャネル部１０の抵抗率は、エピタキシャル層の
抵抗率と金などのキャリヤ補償作用を起す不純物の拡散
温度を制御して調節できる。
チャネル幅はチャネル部１０の抵抗率に依存し、抵抗率
が高くなる程広くなる。第９図はこの関係を示した図で
ある。チャネル部１０の抵抗率は、エピタキシャル層の
抵抗率と金などのキャリヤ補償作用を起す不純物の拡散
温度を制御して調節できる。
第９図で実線で示す２１．２２は本実施例のように半導
体層２がｎ型の場合、破線で示す３１゜３２は本実施例
とはｐｍ、ｎ型領域が全て逆になり、層２がｐ型の場合
である。このように、ｐ型。
体層２がｎ型の場合、破線で示す３１゜３２は本実施例
とはｐｍ、ｎ型領域が全て逆になり、層２がｐ型の場合
である。このように、ｐ型。
ｎ型を逆にしても本実姉例と同様の効果が得られる。２
１．３１は静電効果が現れて逆阻止電圧が上りはじめる
チャネル幅を表し、２２．３２は十分な効果を得られる
チャネル幅を示す。この図かられかるように、チャネル
幅を容易に実現できる寸法として３μｍ以上とすると、
層２がｎ型の場（１０） 合にはチャネル部の抵抗率が９Ωｍ以上で逆阻止電圧上
昇の効果を得られ、３３Ω口以上で１５０■以上の高耐
圧と十分な効果を得られる。層２がｐ型の場合には、対
応する抵抗率はそれぞれ２７Ωｍ及び１００Ω鋸である
。
１．３１は静電効果が現れて逆阻止電圧が上りはじめる
チャネル幅を表し、２２．３２は十分な効果を得られる
チャネル幅を示す。この図かられかるように、チャネル
幅を容易に実現できる寸法として３μｍ以上とすると、
層２がｎ型の場（１０） 合にはチャネル部の抵抗率が９Ωｍ以上で逆阻止電圧上
昇の効果を得られ、３３Ω口以上で１５０■以上の高耐
圧と十分な効果を得られる。層２がｐ型の場合には、対
応する抵抗率はそれぞれ２７Ωｍ及び１００Ω鋸である
。
第１０図は本発明の他の実施例の断面構造図であり、第
４図と同じところは、同じ符号で示しである。本実施例
が第３図及び第４図の実施例と異なるところは、第１の
積層構造部Ｉにおいて、ｐ型層４がなく、ｎ型層２とア
ノード電極６の間にショットキバリヤ１２が形成されて
いる点にある。
４図と同じところは、同じ符号で示しである。本実施例
が第３図及び第４図の実施例と異なるところは、第１の
積層構造部Ｉにおいて、ｐ型層４がなく、ｎ型層２とア
ノード電極６の間にショットキバリヤ１２が形成されて
いる点にある。
この構造では、主電流通路の接合がｐｎ接合でなくショ
ットキ接合なので第３図及び第４図の実施例の場合よシ
も高速かつ低損失になり、高耐圧化については光の実姉
例と同様の効果が得られる。
ットキ接合なので第３図及び第４図の実施例の場合よシ
も高速かつ低損失になり、高耐圧化については光の実姉
例と同様の効果が得られる。
第１１図に、このような構造で逆阻止電圧が上りはじめ
るチャネル幅とチャネル部抵抗率の関係４１．５１と１
５０Ｖの高耐圧を得られるチャネル幅とチャネル部抵抗
率の関係４２．５２を示す。
るチャネル幅とチャネル部抵抗率の関係４１．５１と１
５０Ｖの高耐圧を得られるチャネル幅とチャネル部抵抗
率の関係４２．５２を示す。
４１．４２は層２が本実施例のようにｎ型の場合、（１
１） ５１．５２は第１０図の構造とｐ型、ｎ型を反転し、層
２がｐ型の場合である１図示のように、層２がｎ型の場
合、チャネル部の抵抗率が９Ωｍ以上で逆阻止電圧上昇
の効果を得られ、１６６Ω画以上で十分な効果が得られ
る。層２がｐ型の場合、対応する抵抗率はそれぞれ２７
Ωｚ、５ｏｏΩｃｎ１である。
１） ５１．５２は第１０図の構造とｐ型、ｎ型を反転し、層
２がｐ型の場合である１図示のように、層２がｎ型の場
合、チャネル部の抵抗率が９Ωｍ以上で逆阻止電圧上昇
の効果を得られ、１６６Ω画以上で十分な効果が得られ
る。層２がｐ型の場合、対応する抵抗率はそれぞれ２７
Ωｚ、５ｏｏΩｃｎ１である。
第１２図は本発明の更に他の実症例による断面構造図で
ある。本実施例が第３図及び第４図の実施例と異なると
ころは半導体層４がｐ型ではなくｎ＋型であり、層２が
層４を介してアノード電極６にオーム性の接続をしてい
る点にある。この構造では第１の積層構造部Ｉに整流性
の接合がないので、高耐圧を出すのは難しいが、より高
速低損失の素子が得られる利点がある。チャネル幅が広
いと整流性が得られにくいが、チャネル幅を狭くすると
整流効果が現れる。
ある。本実施例が第３図及び第４図の実施例と異なると
ころは半導体層４がｐ型ではなくｎ＋型であり、層２が
層４を介してアノード電極６にオーム性の接続をしてい
る点にある。この構造では第１の積層構造部Ｉに整流性
の接合がないので、高耐圧を出すのは難しいが、より高
速低損失の素子が得られる利点がある。チャネル幅が広
いと整流性が得られにくいが、チャネル幅を狭くすると
整流効果が現れる。
第１３図にチャネル幅とチャネル部抵抗率の関係を示す
。実線６１．６２は層２がｎ型の場合、破線７１．７２
は本実施例とｐ型、ｎ型を逆転し、（１２） 層２がｐ型になっている場合である。６１．７１は整流
ダイオードとして実用に供することのできる逆阻止電圧
５０Ｖを得られるチャネル幅、６２゜７２は１００■の
良好な逆阻止電圧を得られるチャネル幅を示す。図示の
ようにチャネル幅を実用的な加工寸法３μｍとして、層
２がｎ型の場合、チャネル部抵抗率が７１Ωロ以上、好
ましくは１．１００Ω口以上で良好な逆阻止覗圧を得ら
れる。
。実線６１．６２は層２がｎ型の場合、破線７１．７２
は本実施例とｐ型、ｎ型を逆転し、（１２） 層２がｐ型になっている場合である。６１．７１は整流
ダイオードとして実用に供することのできる逆阻止電圧
５０Ｖを得られるチャネル幅、６２゜７２は１００■の
良好な逆阻止電圧を得られるチャネル幅を示す。図示の
ようにチャネル幅を実用的な加工寸法３μｍとして、層
２がｎ型の場合、チャネル部抵抗率が７１Ωロ以上、好
ましくは１．１００Ω口以上で良好な逆阻止覗圧を得ら
れる。
層２がｐ型の場合、対応する抵抗率はそれぞれ２１０Ω
ｃｎｒ 、 ３，３００Ωｍである。
ｃｎｒ 、 ３，３００Ωｍである。
以上、本発明を特定の実施例について説明したが、本発
明はこれらに限られることなく、例えば、キャリヤ補償
作用を起す不純物として全以外のものを用いる場合にも
適用することができる。例えば白金を用いることができ
、この場合キャリヤ補償作用が弱いのでドープ前の層２
の抵抗率を高くすることを要求されるが、金を用いた場
合よりも逆漏れ電流が少いという効果がある。もちろん
キャリヤ補償作用を引起すものであれば他の不純物をド
ープしても良く、また、例えば放射線照射等（１３） によって導入された格子欠陥等を利用しても良い。
明はこれらに限られることなく、例えば、キャリヤ補償
作用を起す不純物として全以外のものを用いる場合にも
適用することができる。例えば白金を用いることができ
、この場合キャリヤ補償作用が弱いのでドープ前の層２
の抵抗率を高くすることを要求されるが、金を用いた場
合よりも逆漏れ電流が少いという効果がある。もちろん
キャリヤ補償作用を引起すものであれば他の不純物をド
ープしても良く、また、例えば放射線照射等（１３） によって導入された格子欠陥等を利用しても良い。
また、素子の構造も第３図、第４図、第１０図。
第１２図の第１の積層構造部Ｉがストライプ状でも良い
し、それ以外、例えば、円形、角形９曲線状で第２の積
層構造部■がそれを包囲するようにしてもよい。
し、それ以外、例えば、円形、角形９曲線状で第２の積
層構造部■がそれを包囲するようにしてもよい。
以上説明したように本発明によれば、高速、低損失、高
耐圧の特性を。つ半導体整流装置を容易に製造すること
ができる。
耐圧の特性を。つ半導体整流装置を容易に製造すること
ができる。
第１図及び第２図は従来例の整流ダイオードの断面構造
図、第３図及び第４図は本発明の一実施例の構造を示す
概略図、第５図ないし第８図は本発明の一長施例の特性
を説明するための各種特性図、第９図は本発明の一実施
例の構造による効果を説明するだめの図、第１０図は他
の実施例の構造を示す概略図、第１１図は他の実施例の
構造による効果を説明するだめの図、第１２図は本発明
のさらに他の実砲例の構造を示す概略図、第１３（１４
） 図はこの実施例の構造による効果を説明するための図で
ある。 １・・・ｎ＋型層、２・・・ｎ型ベース層、３・・・ｐ
＋型層、５・・・カソード電極、６・・・アノード電極
、１０・・・チ（１５） ３５１− 第 乙 霞 （へン “［−７′□３ ＠ｕ【 Ｎ５Ｆ（ｃ／ｒｒＬ−３） ナヤ辛）し 暢 Ｗ （）’机） 拓８図 午ヤ和し 幅 Ｗ （％帆） 午ヤキＪし都Ｊ艮Ｊた本 （え。１） 第 １０ 図 拓７１図 午ヤ午ｊし都右（Ｊ電車（几Ｃ叛） 菊 ／Ｚ 図 第 ／３ 関 ヂャ挙ル郵抵読十（Ａｃ恨）
図、第３図及び第４図は本発明の一実施例の構造を示す
概略図、第５図ないし第８図は本発明の一長施例の特性
を説明するための各種特性図、第９図は本発明の一実施
例の構造による効果を説明するだめの図、第１０図は他
の実施例の構造を示す概略図、第１１図は他の実施例の
構造による効果を説明するだめの図、第１２図は本発明
のさらに他の実砲例の構造を示す概略図、第１３（１４
） 図はこの実施例の構造による効果を説明するための図で
ある。 １・・・ｎ＋型層、２・・・ｎ型ベース層、３・・・ｐ
＋型層、５・・・カソード電極、６・・・アノード電極
、１０・・・チ（１５） ３５１− 第 乙 霞 （へン “［−７′□３ ＠ｕ【 Ｎ５Ｆ（ｃ／ｒｒＬ−３） ナヤ辛）し 暢 Ｗ （）’机） 拓８図 午ヤ和し 幅 Ｗ （％帆） 午ヤキＪし都Ｊ艮Ｊた本 （え。１） 第 １０ 図 拓７１図 午ヤ午ｊし都右（Ｊ電車（几Ｃ叛） 菊 ／Ｚ 図 第 ／３ 関 ヂャ挙ル郵抵読十（Ａｃ恨）
Claims (1)
- 【特許請求の範囲】 １、一対の主表面を有する半導体基体と、半導体基体の
両生表面にコンタクトする一対の主電極と金有し、半導
体基体は一方の主表面に隣接する一方導゛眠型の第１の
半導体層の第１の部分と、第１の半導体層に隣接し第１
の半導体層より低い不純物濃度を有する一方導成型の第
２の半導体層の第１の部分と、第２の半導体層の第１の
部分と他方の主表面に隣接し、第２の半導体層の第１の
部分との間にｐｎ接合を形成する他方導電屋の第３の半
導体層からなる一方の積層構造部と、第１の半導体層の
＄２の部分と、第２の半導体層の第２の部分とで形成さ
れ一方の積層構造部で包囲された他方の積層構造部とか
ら成９、他方の積層構造部は一方の積層構造部のｐｎ接
合を逆バイアスした時に生じる空乏層の拡がりによって
ピンチオフされる寸法形状となっており、かつ他方の積
層構造部の第２の半導体層の第２の部分の少くとも空乏
層によってピンチオンされる個所にはキャリヤ補償作用
を引起す手段が導入されていること’ｔ％徴とする半導
体整流装置。 ２、特許請求の範囲第１項において、他方の積層構造部
が、第２の半導体層の第２の部分及び他方の主表通に隣
接し、第２の半導体層の第２の部分との間にｐｎｎ金合
金形成第３の半導体層よりも低不純濃度でかつ厚さの薄
い他方導電型の第４の半導体層を有することを特徴とす
る半導体整流装置。 ３、ｔ￥ｉ許稍求の範囲第１項において、他方の積層構
造部の第２の半導体層の第２の部分が、主電極の一方と
整流性の接触をすることを特徴とする半導体整流装置。 ４、特許請求の範囲第１項において、他方の積層構造部
の第２の半導体層の第２の部分が、主電極の一方とオー
ム性の低抵抗接続をしていることを特徴とする半導体整
流装置。 ５、特許請求の範囲第４項において、他方の積層構造部
の第２の半導体層の第２の部分が、それよシも高不純物
製置の一方導電型の第５の半導体層を介して主１ＪＬ＆
の一方に低抵抗接続していることを特徴とする半導体整
流装置。 ６、％許請求の範囲第１項、第２項、第３項、第４項、
或いは第５項において、キャリヤ補償作用を有する手段
が、重金Ｆ４原子を含む不純物でおること全特徴とする
半導体！＠流装置。 ７、特許請求の範囲第１項、第２項、第３項、第４項、
或いは第５項において、キャリヤ補償作用を引起す手段
が半導体中の格子欠陥であることを特徴とする半導体整
流装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016032A JPS59143370A (ja) | 1983-02-04 | 1983-02-04 | 半導体整流装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016032A JPS59143370A (ja) | 1983-02-04 | 1983-02-04 | 半導体整流装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59143370A true JPS59143370A (ja) | 1984-08-16 |
Family
ID=11905228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58016032A Pending JPS59143370A (ja) | 1983-02-04 | 1983-02-04 | 半導体整流装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59143370A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017976A (en) * | 1988-12-02 | 1991-05-21 | Kabushiki Kaisha Toshiba | Semiconductor device having intermediate layer for pinching off conductive path during reverse bias application |
| EP0568269A3 (en) * | 1992-04-28 | 1995-04-19 | Mitsubishi Electric Corp | Diode and manufacturing method. |
| JP2006295062A (ja) * | 2005-04-14 | 2006-10-26 | Rohm Co Ltd | 半導体装置 |
| US7932133B2 (en) | 2004-06-14 | 2011-04-26 | Tyco Electronics Corporation | Circuit protection method using diode with improved energy impulse rating |
-
1983
- 1983-02-04 JP JP58016032A patent/JPS59143370A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017976A (en) * | 1988-12-02 | 1991-05-21 | Kabushiki Kaisha Toshiba | Semiconductor device having intermediate layer for pinching off conductive path during reverse bias application |
| EP0568269A3 (en) * | 1992-04-28 | 1995-04-19 | Mitsubishi Electric Corp | Diode and manufacturing method. |
| US7932133B2 (en) | 2004-06-14 | 2011-04-26 | Tyco Electronics Corporation | Circuit protection method using diode with improved energy impulse rating |
| JP2006295062A (ja) * | 2005-04-14 | 2006-10-26 | Rohm Co Ltd | 半導体装置 |
| WO2006112291A1 (ja) * | 2005-04-14 | 2006-10-26 | Rohm Co., Ltd. | 半導体装置 |
| US7535075B2 (en) | 2005-04-14 | 2009-05-19 | Rohm Co., Ltd. | Semiconductor device |
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