JPS59144977A

JPS59144977A - アレイ演算用デ−タ処理装置

Info

Publication number: JPS59144977A
Application number: JP1831583A
Authority: JP
Inventors: Takahide Oogami; 貴英大上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1983-02-07
Filing date: 1983-02-07
Publication date: 1984-08-20
Also published as: JPH0561675B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、高速にアレイ演算を行々うだめのデータ処理
装置に関するものであり、史に具体的には、データおよ
びプログラムを記憶するグロー・くル・メモリ・ユニッ
ト、プログラムを実行し、アレイ演算の制御等を行なう
コントロール・プロセッサ・ユニット、アレイ演算を実
行するアレイ・プロセッサ・ユニットおよび外部の入出
力装置とのインターフェースである外部インターフェー
ス・ユニットとを有し、これらの機能ユニットがデータ
・バスおよび制御バスによって接続されたデータ処理装
置に関するものである。

〔従来技術〕

一般に、科学技術計算においてアレイ演算の占める割り
合いは高く、これを汎用針σ機で処理すると時間がかか
り過ぎることから、アレイ演算を専用に行なうデータ処
理装置が種々考案され、そのうちのいくつかは実用化さ
れてきた。この上うなアレイ演算用のデータ処理装置は
、下に示すようないくつかの形式に分類される。

Ａ、　　ＦＦ’Ｔグロセノサのように、アレイ演算でも
特定の種類の演算のみの高速化を図った専用のプロセッ
サ。

Ｂ、汎用計算機にその入出力インターフェースを介して
接続され、一般の科学技術計算におけるアレイ演Ｎ、を
汎用計算機よりも高速に実行するプレイ・プロセッサ。

Ｃ１汎用計算機の中央処理装置を共有し、アレイ演算専
用の機能を付加した内蔵プレイ・プロセッサ。

Ｄ、超高速に科学技術計算におけるプレイ演算を処理す
るスーパーコンビーータ。

上記のうち、Ａの形式の専用プロセッサにおいては、そ
の構成はある特定の処理に向いたものとなっており、限
られた種類の演算を対象としている。？：：のため、対
象としている演算の処理は高速に行なえるが、対象外の
演算は全く行なえないか、あるいは行な乏るとしても非
常に低速の処理となり、処理の柔軟性に欠けるという欠
点があった。

壕だ、上記Ｂの形式のアレイ・プロセッサでは、処理の
柔軟性はあ゛るが、特定の処理を考えたとき、汎用計算
機に比べて処理性能は改善されるものの、専用プロセッ
サが必要な分野に適用できるほどの処理性能は有してい
ないという欠点があった。また、汎用計算機の入出力装
置の１つとして接続されているため、ある１つの演算か
ら他の演算に処理が移るときＫは入出力のオーバーヘッ
ドが大きいという欠点もあった。

さらに、上記Ｃの形式の内蔵アレイ・プロセッサでは、
処理の柔軟性は汎用計算機の中央処理装置を共有してい
るため充分にあるが、その反面、処理性能は上記Ｂの形
式のアレイ・プロセッサはどは改善されないという欠点
があった。

上記りの形式のスーパーコンピュータでは、大規模科学
技術計算を指向しており、処理は非常に高速に行なえる
。一般に、スーパーコンビーータでは取り扱えるデータ
幅も広く精度良く計算が行なえるようになっている。し
かし、構成は大規模であり、精度をそれほど要求しない
応用に対しては、高価過ぎるという欠点があった。

以上のことより、前記Ａ−Ｄの形式のデータ処理装置を
次のような条件を要求する応用に対して用いることは不
適当である。

一科学技術計算、とくに、アレイ計算を主体とする。

一専用プロセノサとほぼ同等の高速な処Ｊ’、Ｉ！　ｉ
行なう。

一演痺の′＃度はそれほど要求しない。

−プログラムにより処理内容を動的（で変更できる。

一処理内容の変更に伴うオーバーヘッドが小さい。

さらに、アレイ＠算においては、メモリに対し連続的に
アクセスして大量のデータを読出し又は書込む場合が多
いが、このような処理に適した処理装又は従来存在しな
かった。すなわち、多数のユニットからメモリにアクセ
スしなければならぬが、この各ユニットの中にそれぞれ
、メモリ・リクエスト信号を送出する機能の他に、メモ
リにアクセスするために連続的に変化するアドレス信号
を生成する機能、転送したデータ数を計数する機能を必
要とした。たとえば、リアルタイム・データをメモリに
入力するだめのユニット中にも、メモリ・リクエスト信
号を送出する機能の他に、データアドレスを計算する機
能と、データを計数する機能を付加しんければならなか
った。メモリに接続するすべてのユニットに上述のよう
な機能を持たせるのは効率的でなく、特に、データアド
レスを計算する機能を実現するには比較的多量の）・−
ドウエアを必要とし、従来のアレイ演算用データ処理装
置はメモリに接続するすべてのユニットにこのような機
能を持たせねばならぬという欠点があった。

〔発明の概要〕

本発明は、このような応用に対して、高速でかつ柔軟性
のあるアレイ演算用データ処理装置を提供し、前述の従
来のアレイ演算用データ処理装置の欠点を補うためにな
されたもので、特許請求の範囲に記載したように構成し
たことを特徴とするものである。

〔発明の実施例〕

第１図は、本発明の一実施例におけるシステム構成を示
すブロノクレ！である。図中、（１００）　。

（２００）　、　（３００）　、　（４００）　、　（
ｓｏｏ）は機能ユニットを示し、（１（Ｊ　、α）　、
　Ｋ）は複数のバスの束（以後、これをバンドルと呼ぶ
）を示す。

第１図において、°大量のデータ（アレイ・データおよ
びスカシ・データ）およびプログラムは大容財の記憶部
を持つグローバル・メモリ・ユニット（１００）に記憶
され、実行しようとするプログラムおよびこれに関係し
たデータはメモリ・バンドル（１（ｊＪ　’ｆｒ：　介
Ｌ　テ、コントロール・プロセッサ・ユニソ’）　（２
００）　内のローカル・プログラム・メモリ（２１０）
に転送される。

第１図に示されているデータ処理装置に関するほとんど
全ての制御を、コントロール・プロセッサ・ユニット（
２００）が、その内部に持つローカル・プログラム・メ
モリ（２１０）に格納されているプログラムを、同じく
その内部にあるプログラム実行ユニット（２２０）で実
行することによって行なう。

コントロール・プロセッサ・ユニット（２００）は、ロ
ーカル・プログラム・メモリ（，２１０）を主記憶とし
、プログラム実行ユニノ）　（２２０）を中央処理装置
とする計算機と見なすことができる。従って、コントロ
ール−プロセッサ・ユニット（２００）でのプログラム
の実行は、通常、その内部で閉じた形で行なわれ、新し
くプログラムが必要になった場合やプログラムの実行結
果をグローバル・メモリ・ユニツ）　（１００）に格納
する必要が生じた場合なトニ限って、グローバル・メモ
リ・ユニット（１００）とコントロール・プロセッサ・
ユニソ）　（２００）　トの間でデータ転送が行なわれ
る。このことにより、グローバルｅメモリ・ユニット（
１００）へ”　定常的々データ・アクセスをなくシ、他
の機能ユニットがアクセスする機会を増やしている。

コントロール・プロセッサ・ユニット（２００）内のプ
ログラム実行ユニット（２２０）は、ローカル・プログ
ラム・メモリ（２１０）とバンドル（・１１によって接
続され、これを介して命令のフェッチ、データの読み出
し、およびデータの書き込みが行なわれる。プログラム
実行ユニット（２２０）は、本データ処理装置Ｘ：　Ｋ
機械命令として定義されているマイクロ命令を逐次実行
するもので、マイクロプログラムによって、マイクロ命
令の読み出し、解読、データの読み出し、実行、実行結
果の書き込み等が制御される。

グローバル・メモリ・ユニット（ｉｏｏ）に記憶されて
いる大量のアレイ・データを処理するのは、メモリ・バ
ンドル・１（寡に接続されたアレイ・プロセッサ・ユニ
ット（３００）で、これは、ローカル・データ・メモリ
（３１０）とアレイ演算実行ユニット（３２０’）とか
ら構成される。処理するアレイ・データハ、まス、グロ
ーバル・メモリ拳ユニット（１００）よりローカル・デ
ータ・メモリ（３１０）に転送され、この後、アレイ演
算実行ユニット（３２０）　Ｋローカル・データ・メモ
リ（３１０）から取り出されたデータが供給され、処理
された後、結果をローカル・データ・メモＩＪ　（３１
０）に返す。ローカル・データ・メモリ（３１０）とア
レイ演算実行ユニッ）　（３２０）との間で、バンドル
（５０）　ｅ介してデータの授受を行ないながら、必要
な回数だけ、この処理サイクルを繰り返す。最終的な結
果がローカル・データ・メモリ（３１０）に格納された
後、これ上りグローバル・データ・メモリ（１００）に
転送される。

機能ユニット（４００）は外部インターフェース・ユニ
ットで、これと入出カバンドル…を介して接続される例
えばディスプレイ装置および実時間信号入力装置等の入
出力装置（５００ａ）　、　（５００ｂ）とグローバル
・メモリ・ユニット（１００）との間でのデータ転送を
制御する。

コントロール・プロセ“ノサ・ユニツ）　（ｚｏｏ）’
ｍ、データ処理装置全体の制御を行なうために、制御バ
ンドル（イ）ヲ介して、アレイ−プロセッサ骨ユニット
（３００）、クローバル・メモリ・ユニノ）　（１００
）外部インターフェース拳ユニット（４００）に対し制
御データを送出したり、あるいけこれらの機能ユニット
の状態に関するデータｆ：読み込んだりする。

アレイ・プロセッサ・ユニット（３００）に対するアレ
イ演算の制御あるいは外部インターフェース・ユニツ）
　（４００）に対する入出力データの転送制御はこの制
御バンドル嶽を用いて行々ゎれる。

第２図は第１図のグローバル・メモリ・ユニノ）　’　
（１００）の構成例を示すブロック図であって、（１，
２０ａ）〜（１２０ｈ）はそれぞれメモリーモジュール
で、図に示す例では８個のメモリ・モジュールに分割さ
れ、いずれか１つのモジュールを特定しないで表す場合
には符号（１２０’）によって示す６（１１０）０１１
Ｊ　クエス）　１ｉ１１？ｆｉｌモシュ−／Ｉ／、（１
０ａ）　、　（１０ｂ）　ｈ読出しデータ線、（１０ｃ
）　、　（１０ｄ）　Ｆｉ書込みデータ線である。グロ
ーバル・メモリ・ユニソ）　（１００）へのメモリ・リ
クエストに対し、リクエスト制御モジー−ル（１１０）
は愛先順位訓御等の制御を行い、該当するメモリ・モジ
ュール（１２０）に制御信号を介してアクセスがあるこ
とを知らせる。

第３図は第２図のメモリ・モジー−ル（１２０）の構成
例を示すブロック図で、第２図と同一符号は同一部分を
示し、（１２１）はメモリ部、（１２２）はアクセス制
御回路、（１３０）はアドレス生成回路、Ｕυはメモリ
・アドレス信号線、（ｔＪはリクエスト・アドレス信号
線、０３はリクエスト信号（以下ＲＥＱで表す）線、（
１２３ａ）　、　（１２３ｂ）はそ１−１ぞれｔｌｉｌ
ｌ　ｎ’１１イ菖号線である。

第４図は第３図のアドレス生成回路（１３０）の構成例
を示すブロック図で、第３図と同一符号は同一部分を示
し、（１３１）はレジスタＡ　ｔｔ　（レジスタＡＲの
文字Ａ　Ｒは他のレジスタＩと区別するために付けた記
号である。以下他の文字も同４頭）　、（１３２）ｌｄ
７キユムレータＢＲ，（１３３）ｕレジ’スタｃＲ。

（１３４）はレジスタＭＡＲ，（１３５）は加算器であ
る。

グローバル・メモリ・ユニット（ｉｏｏ）に対しデータ
転送を要求するユニットは信号ＲＥＱと、どのメモリモ
ジー−ル（１２０）を選択するがを事すモジー−ル選択
他号と、選択したモジュール１ノ」のメモリ部（１２１
）のアドレスに関する情報とをグローバル・メモリ・ユ
ニット（１００）に送出し、これらの信号はリクエスト
制御モジュール（１１０）ｅ介し、該当するメモリモジ
ュール（１２０）にリクエスト信号ｇｕｉ上の信号ＩＱ
及びリクエスト・アドレス信号＃！（ｉａ上のアドレス
情報となって入力される。

第５図は信号ＲＦＪＱの構成と、アクセスＨｔｌｌ　御
回路（１２２）がその信号ＲＥＱ　’ｅ解読してアドレ
ス生成Ｊｉ３ｊ路（１３０）を制御する制御動作との対
応を示す図で、図ＶＣ，オいて（１４０）は信号ＲＥＱ
のピントパターンを示す欄、（１４１）はこのビットパ
ターンに対応する制御動作をシンボルによって示す欄で
ある。但し、ビットパターンｆｆ１（１４０）において
Ｘで示すビットは解読を行うときには無視されるビット
であることを意味する。

シンボル欄（１４１）の各シンボルの意味する制御は次
のとおりである。

ＮＯＰ・・・例も動作し々い８ＳＢＲ・・・リクエスト・アドレス信号線ｕ２上のデー
タをレジスタＡ　Ｒ（１３１）とアキュムレータＢ　Ｒ
（１３２）にセットする。

ＳＣＲ・・・リクエスト・アドレス信号線ｕ２上のデー
タをレジスタＣＲ（１３３）にセットする。

ＷＳＭ・・・単一データ読出しモードを意味し、レジス
タＡ　Ｒ（１３１）の内容をレジスタＭＡａ（１３４）
にセットし、レジスタＭＡＲ（１３４）の内容をメモリ
・アドレス信号線Ｑｌ）に出力してメモリ部（１２１）
か頓そのアドレスのデータを読出す。

ＲＢＭ・・・連続データ読出しモード全意味し、アキュ
ムレータＢ　Ｒ（１３２）に格納されている値にレジス
タＣＲ（１３３）に格納されている値を加算し、加算結
果金アキームレータＢ　Ｒ（１３２）に入力すると共に
レジスタＭＡＲ（１３４）にセットし、レジスタＩＶＩ
ＡＲ（１３４）の内容をメモリ・アドレス信号線Ｉに出
力してメモリ部（１２１）からそのアドレスのデータを
胱出す。この読出しが終ると次のカロ算、ＭＡＲ（１３
４）へのセクト、メモリ部（１２１）からの抗出しのサ
イクルを繰返す− ＲＢＬ・−・連続データ読出しモードの最後のリクエス
トを意味するもので、動作はＲＢＭと同じである。これ
はアクセス制御１０１路（１２２）に対してだけ意味を
もつ。

ＷＳＭ・−・ＷＳＭに対応し、ＷＳＭが胱出し制御であ
るのに対し、ＷＳＭは書込み制御である。

ＷＢＭ・・・ＲＢＭに対応し、ＩＩＢＭが読出し制御で
あるのに対し、ＷＢＭは書込み制御である。

ＷＢＬ・・・ＲＢＬに対応し、ＲＢＬが読出し制御に関
するものであるのに対し、ＷＢＬは書込み制御に関する
ものである。

信号ＲｇＱに、第５図に示すような種類を作っておけば
、データを１つずつアクセスする単一モードと、一定の
アドレス間隔をあけて並んでいる複数個のデータに連続
的にアクセスする連続モードとを実施することができる
。

第６図は曝−モードのアクセスの場合の信号ＲＦＪＱと
、レジスタＡ　Ｒ（１３１）、アキュムレータＢＲ（１
３２）、レジスタＣＲ（１３３）、レジスタＭＡＲ（１
３４）の内容の変化の−Ｖ／ｌＩを示す図で、この場合
ＢＲとＣＲの内容は関係がないのでＸで示しである。第
６図のＡＲけリクエスト・アドレス信号線αつからレジ
スタＡ　Ｒ（１３１）にセットされる数値、ＭＡＲハレ
ジスタＭＡＲ（１３４）からメモリ・アドレス信号線（
１℃に出力される数値を示す欄である。

第７図は連続モードのアクセスの場合のイ阿号ＲＥＱと
、各レジスタの内容の変化の一例を示す図で、それぞれ
の欄の意味は第６図と同様である。、但し０ｐｅｒａｔ
ｉｏｎ　３以後はリクエスト・アドレス信号Ｍ　Ｑ２か
らレジスタＡ　Ｒ（１３１）に数値をセットする必要が
ないことを（−）記号によって示している。

０ｐｅｒａｔｉｏｎ　１のＳＢＲでアキュムレータＲＲ
（１３２）に数値９５がセットされ、０ｐｅｒａｔｉｏ
ｎ　２のＳＣＲでレジスタＣＲ（１３３）に数値５がセ
ットされ、０ｐｅｒａｔｉｏｎ３で９５　＋　５　＝　
１００がＢ　Ｒ（１３２）とＭＡＲ（１３４）にセット
され、其後ＭＡＲ（１３４）の内容は５ずつ増加し、信
号ＲＥＱがＲＢＬになった点で終る。

第８図は第６図又は第７図に示す如く変化するＭＡＲ（
１３４）の内容によ漫アクセスされるメモリ部（１２１
）内のデータを示す。データ１〜データ５０５個のデー
タを得るため、メモリ・リクエストをするユニットは、
リクエスト・アドレス信号線ｔｌａ上の数値を第６図の
場合は５回変化して出力しなければならないのに対し、
第７図の場合は２回だけ出力すればよい。アレイ演算で
は一定のアドレス間隔で並んだ多数のデータにアクセス
する場合が多いので、メモリ・モジュールの中にアドレ
ス生成回路（１３０）を備えていることは、メモリ・リ
クエストを行う各ユニッ）Ｋおける処＋Ｍ８ヲ著しく簡
単にすることができる。

なお、以上はグローノール・メモリ・ユニットの特定の
モジー−ル構成のものについて説明したが、この発明は
このような特定の構成のものに限定されるものでないこ
とは申すまでもな１ハ。

〔発明の効果〕

以上のようにこの発明では、グローバル・メモリ・ユニ
ットの各メモリ・モジュール内にアドレス生成回路を設
け、一定のアドレス間隔を有するアドレス信号全発生で
きるようにしたので、メモリ・アクセスを要求する各ユ
ニットにおいてはアドレス更新のための１回路全省略す
ることができ、したがってメモリを直接アドレスするユ
ニットを新しく追加することが容易になり、かつアレイ
演算の場合にしばしば必要となるよう々種類のメモリア
クセス、すなわち一定のアドレス間隔を以て連続する多
数のアドレス位置へのアクセスカ極メて容易になるとい
う効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例におけミるシステム構成を
示すブロック図、第２図は第、１図のグローバル・メモ
リ・ユニットの構成例を示すブロック図、第３図は第２
図のメモリ・モジーゴルの構成例を示すブロック図、第
４図は第３図のアドレス生成回路の構成例を示すブロッ
ク図、第５図は第３ツ１のアクセス制御回路に人力する
信号１ｔｇＱとその信号による１１制御動作との対応を
示す図、第６図は単一モードアクセスの場合の信号ＲＥ
Ｑと各レジスタの内容の変化を示す図、第７図は連ヤｒ
モードアクセスの場合の信号ＲＥＱと各レジスタの内界
の変化を示す図、第８図は第６図又は第７図の如く変化
するレジスタの内容によりアクセスされるメモリ内のデ
ータを示す図である。（１１，（イ）、…、ｔｔｔ）　、　（５０）・・・そ
れぞれバンドル（バスノ束）、（１００）・・・グロー
バル・メモリ・ユニット、（２００）・・・コントロー
ル番クロセッサ・ユニノ）、（２１０）・・・ローカル
・プログラム・メモリ、（２２０）・・・プログラム実
行ユニット、（３ｏｏ）・・・アレイフロセッサーユニ
ット、（３１ｏ）・・・ローカル・データ・メモリ、（
３２０）・・・アレイ演算実行ユニット、（４００）・
・・外部インターフェースｅユニット、（１ｏａ）〜（
１０ｄ）・・・データバス、（Ｉｌ＋・・・メモリ・ア
ドレス信号線、０２・・・リクエスト・アドレス信号線
、（１３・・・ＲＥＱ線、（１２０ａ）〜（１２０ｈ）
・・・メモリ鳴モジーール、（１２１）・・・メモリ部
、（１２２）・・・アクセス制＋′７ＪＡ１回路、（１
３２）・・・アキュムレータｓ　Ｒ，（１３３）・・・
レジスタＣＲ，（１３４）・・・レジスタＭＡＲ、’　
（１３５）・・・加算器。なお、図中同一符号は同−又は相当部分を示す。代Ｊ中人　葛−野　信　− 第３図第５図第６図第８図

Claims

【特許請求の範囲】アレイ・データ、スカシ・データ、およびプログラムを
記憶するためのグローバル・メモリ・ユニットと、このグローバル・メモリ・ユニソｔ−Ｋｆ−タ・バスを
介して接続され、実行プログラムおよびこれに関係した
データを記憶するだめのローカル・プログラム・メモリ
と、前記実行プログラムを実行するプログラム実行ユニ
ットとを有するコントロール・プロセッサ・ユニットト
、前記グローバル・メモリ・ユニットにデータ・バスを介
して接続され、かつ、前記コントロール・プ、ロセノサ
・ユニットと制御バスを介して接続され、アレイ演算に
用いるアレイ争データを記憶するだめのローカル・デー
タ・メモリおよびアレイ演算を行々うためのアレイ演算
実行ユニットを有シ、前記コントロール・プロセッサ・
ユニットで実行された命令によって前記制御バスを介し
て制御されるアレイ演算を実行するアレイ・プロセッサ
・ユニットと、入出力装置を接続することができ、前記グローバル・メ
モリ・ユニットとデータ・バスを介して接続され、また
、前記コントロール・プロセッサ・ユニットと制御バス
を介して接続され、前記コントロール・プロセッサ・ユ
ニットで実行された命令によってデータの転送制御が行
なわれる外部インターフェース・ユニットト、を含むアレイ演算用データ処理装置において、前記グロ
ーバル・メモリ・ユニットを複数のメモリ・モジュール
に分割し、この複数のメモリ・モジュールととにアクセ
ス制御回路とアドレス生成回路を設け、このアドレス生成回路にはレジスタＡＲ，アキュムレー
タＢＲ，レジスタＣＲ，レジスタＭＡＲ、％−よび加算
器を設け、前記アクセス制御回路においてアクセス要求信号を解読
し、このＭｌ読結果に応じて、前記アドレス生成回路で
はリクエストアドレス信号線上の信号をレジスタＡＲと
アキュムレータＢＲとに設定し、又はレジスタＣＲに設
定する手段と、前記アクセス要求１ｇ号の解読結果に応
じて、前記アドレス生成回路ではレジスタＡＲの内容を
レジスタＭＡＲにうつすか、又はアキュムレータＢＨの
内容とレジスタＣＲの内容を加算した数値をアキュムレ
ータＢＲとレジスタＭＡＲに入力し、前記アクセスｉＩ
ｔ制御回路からの制御がある壕で、前記加算と加算結果
のアキュムレータＢＲとレジスタＭＡＲへの格納を繰返
すかのいずれかの処理を行う手段と、前記レジスタＭＡＲの内容が変化するごとにその内容を
アドレス信号としてメモリにアクセスする手段と、を備ρたことを特徴とするアレイ演算用データ処理装置
。