JPS59149646U - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS59149646U
JPS59149646U JP4353283U JP4353283U JPS59149646U JP S59149646 U JPS59149646 U JP S59149646U JP 4353283 U JP4353283 U JP 4353283U JP 4353283 U JP4353283 U JP 4353283U JP S59149646 U JPS59149646 U JP S59149646U
Authority
JP
Japan
Prior art keywords
conductivity type
epitaxial layer
integrated circuit
circuit device
semiconductor integrated
Prior art date
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Pending
Application number
JP4353283U
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English (en)
Inventor
漁野　堅一郎
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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  • Bipolar Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の定電圧電源回路の一例の回路図、第２図
は第１図に示す定電圧電源回路を半導体基板に形成した
ものの一部分の断面図、第３図は本考案の一実施例の断
面図である。 １・・・入力端子、２・・・出力端子、３・・・共通端
子（接地端子）、４・・・出力トランジスタ、５・・・
ドライバートランジスタ、６・・・抵抗、７・・・ツェ
ナーダイオード、８・・−電圧誤差検出回路部、９・・
・Ｐ型シリコン基板、１０−１．１０−２・・・Ｎ型押
埋込層、１１・・・Ｎ型エピタキシアル層、１２−１．
１２−２・・・Ｐ型絶縁分離領域、１３−１．１３−２
゜１４．１５−１．１５−２・・・Ｐ型拡散層、１６−
１．１６−２．１７−１．１７−２．１７−３゜１７−
４・・・Ｎ型拡散層、２０・・・Ｎ型シリコン基板、。 ２１・・・Ｎ型エピタキシアル層、２２．　２３．　２
４゜２５−１．２５−２・・・Ｐ型頭域、２６．２７゜
２８−１．２８−２・・・Ｎ型領域、２９・・・Ｐ型ウ
ェル、３０．３１・・・ＭＯＳ）ランジスタのゲート部
。

Claims (1)

    【実用新案登録請求の範囲】
  1. 低抵抗の一導電型半導体基板と、該半導体基板上に形成
    された高低抗のｍ４電型エビタキシアル層と、該エピタ
    キシアル層をコレクタ領域とし該エピタキシアル層に設
    けられた反対導電型ベース領域と該ベース領域に設けら
    れた一導電型エミッタ領域とて構成されるトランジスタ
    と、前記エピタキシアル層に設けられた反対導電型ウェ
    ルと、該ウェル内に設けられた半導体素子とを含むこと
    を特徴とする半導体集積回路装置。
JP4353283U 1983-03-26 1983-03-26 半導体集積回路装置 Pending JPS59149646U (ja)

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