JPS5915210B2 - ラツチ回路 - Google Patents

ラツチ回路

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JPS5915210B2
JPS5915210B2 JP54141413A JP14141379A JPS5915210B2 JP S5915210 B2 JPS5915210 B2 JP S5915210B2 JP 54141413 A JP54141413 A JP 54141413A JP 14141379 A JP14141379 A JP 14141379A JP S5915210 B2 JPS5915210 B2 JP S5915210B2
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latch
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
    • H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration

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Description

【発明の詳細な説明】 本発明はラッチ回路に関し、更に詳細にいえば、一体的
なセット及びリセット能力を有する高性能ラッチ回路に
関する。
クロック制御されるラッチ回路は、クロック信号入力と
データ信号入力を有しクロック信号入力が現われるまで
その出力状態を変えないような双安定回路として周知で
ある。
入力クロック信号を与えずに出力状態を既知の論理状態
に置くことができるように、このような装置にセット及
びリセット能力を付は加えることが望ましい場合がある
。
セット／リセット能力を付加する場合はいくつかの付加
的回路素子が必要になり、また電力も大きくなる。
更にラッチが所望時に確実にスイッチするように、起こ
りうる信号競合条件（これについては第１図に関連して
後述する）を検査しこれを解決する必要がある。
本発明の目的は従来技術の制限を克服しそしてセット／
リセット能力を容易に一体的に組込むことができるよう
な極性保持ラッチ回路を提供することである。
他の目的は信号競合条件の問題のない改良された極性保
持ラッチを提供することである。
他の目的は最小の付加回路素子及び電力要件でセット／
リセット能力を有する極性保持ラッチを提供することで
ある。
他の目的は一体的なセット／リセット能力を有し且つ半
導体チップ技術で容易に実施可能な改良された極性保持
ラッチを提供することである。
本発明の目的は双安定回路を与えるように相互接続され
た複数の半導体スイッチング装置及び他の素子を有する
極性保持ラッチによって達成される。
セット信号及びリセット信号を受取る付加的な半導体ス
イッチング装置も設けられ、そしてラッチの通常のスイ
ッチング動作に代えて適宜ラッチの出力状態をセット状
態又はリセット状態に強制する。
第１図は付加的な外部論理回路１２によってカスコード
極性保持ランチ１０にセット／リセット能力を与えるよ
うにした従来の回路構成を示している。
このカスコード極性保持ラッチの詳細は第２図に示され
ている。
ラッチ１０に付加されたセット／リセット能力によりラ
ンチ１０は電源の供給後又は任意の適当な時間に所定の
論理状態にセットできる。
ランチ１０のセット入力はＱ出力１４に論理”１″を発
生し、リセット入力はＱ出力１４に論理“０″を発生す
る。
Ｑ出力１６はＱ出力１４と反対の論理状態を発生する。
本明細書において、パルスが存在することはその入力線
が論理１１１ Ｉ？状態にあり、パルスが存在しないこ
とはその入力線が論理”０″状態にあることを意味する
ものとする。
また、第１図、第２図の従来のラッチ１０及び第３図、
第４図の本発明のラッチ１０′の以下の説明においては
セット／リセット・モードの期間にクロック人力パルス
が存在しないものとする。
この従来の回路は次のように動作する。
説明のため、ランチ１０の電源が既に投入されており、
その出力線は予測不可能な状態にあるものとする。
更に、このとき、ラッチのＱ出力線１４が論理″１ ＋
ｔにあるべきであるとする。
これはセット線１８を付勢して論理″１″レベルにする
ことによって行なわれる。
このときＯＲゲート２４．２６の入力線２０．２２は夫
々論理、、 １ ｕにセットされ、ＡＮＤゲート３８の
入力線３４を論理ｅ＋ １ ｊｌにすると共にラッチ１
０へのクロック入力線４３を論理”１′′にする。
クロック入力線４３はＯＲゲート２６によって与えられ
る１段分の遅延の後セット信号によって付勢される点に
注目されたい。
線２８にリセット信号がないときは論理＋１０１１信号
がインバータ３２を通って線４０に論理゛１″レベルを
あたえる。
これによってＡＮＤゲート３８の他方の入力線３６に論
理”１″信号が与えられる。
ＡＮＤゲート３８はこのとき付勢されてラッチ１０への
２進データ入力線４２を論理ｕ １１７にセットする。
データ入力線４２はＡＮＤゲート３８及びＯＲゲート２
４の組合せによる２段分の遅延の後セット信号によって
付勢される点に注目されたい。
クロック入力線４３の論理信号の後縁の時間におけるデ
ータ入力線４２の状態がラッチのＱ出力線１４に与えら
れる論理状態になるため、適正なタイミング状態が得ら
れるように設計することが重要である。
上述のようにランチ１０への極性保持データ入力信号及
びクロック入力信号は同じ源（セット信号）によってつ
くられるが、データ入力信号及びクロック入力信号は夫
々異なった論理ゲート段の伝搬遅延を受けるため、回路
設計に際しては、データ入力信号及びクロック信号が適
正なタイミングでランチ１０へ到達するように、これら
の伝搬遅延を考慮する必要がある。
もしクロック入力信号の後縁の時間にデータ入力信号が
論理″１”になっていなければ、あるいは論理゛０″か
ら論理”１″への遷移中であれば、ラッチ１０はセット
されないことになる。
従ってランチ１０を正しくセットするのに必要なデータ
／クロック入力信号のタイミング条件即ち競合条件を検
討し、これを正確に解決することが必要である。
リセット信号も同じ問題を与える。
リセット入力線２８が論理″′１″にセットされると、
ＯＲゲート２６への入力線４４とインバータ３２への入
力線４６が付勢され、インバータ３２の入力線４０、従
ってＡＮＤゲート３８の入力３６は論理゛°０”′にな
る。
ＡＮＤゲート３８はこのとき付勢されないからラッチ１
０のデータ線４２は論理１４０１１になる。
ＯＲゲート２６は入力線４４の論理ｎ １１１状態によ
って付勢され、ラッチ１０のクロック入力線４３の論理
゛１″信号を与える。
左側のクロック入力線４８は通常のゲート信号を与える
ための手段として働く。
この場合も、ランチ１０への極性保持データ入力信号及
びクロック入力信号は同じ源から与えられ、異なる段の
伝搬遅延を受ける。
従って、カスコード極性保持ラッチにセット／リセット
能力ヲ与えるための従来の回路構成の場合はその動作モ
ードに関係なく、即ちセットが行なわれるか又はリセッ
トが行なわれるかに関係なく、データ／クロック・競合
条件を解決する必要がある。
またこの回路では少なくとも４つの付加回路素子を使用
する必要がある。
第２図は第１図のラッチ１０を詳細に示している。
第１図のデータ線４２は第２図のデータ線４２に対応し
、第１図のクロック線４３は第２図のクロック線４３に
対応するが、第２図の実際のラッチ回路では、クロック
線４３へのクロック信号が除かれたときの保持機能を与
えるため、クロック線４３のクロック信号と相補的なり
ロック信号（クロック）を受取るクロック線７６も設け
られている。
第２図のラッチ１０は電源が投入されてＱ出力線１４が
論理ＩＩ 、 ｌｊにあるものとして示されている。
ラッチの状態に関係なく、トランジスタ５１，５２．５
３は抵抗６１．６２．６３と共に、ランチ１０の３つの
脚の各々に対する電流源として働く。
トランジスタ６６．６７は常にオンであり、以後説明す
るようにレベル変換器として働く。
ランチ１０に電源が供給されており、クロック信号線４
３は論理ＩＩ Ｏ１＋、Ｑ出力線１４は論理ＩＩ Ｉ
Ｉ＋、双安定回路を与えるラッチ・トランジスタ対５８
．５９のうちのトランジスタ５９がオンである。
クロック信号線４３は論理ｎ Ｏｌｊにあるから、その
相補的入力線７６は論理ｎ １ｔ＋である。
これは、トランジスタ５２．５５の電流がトランジスタ
５９に流れてノード７１を低レベルに、ノード７３を高
レベルに保つことを意味する。
抵抗６４に流れる電流はこの抵抗両端に電圧降下を与え
、一方トランジスタ５４．５８はオフであるから、抵抗
６５の電圧降下はほとんど生じない。
従って、ノード７１の電圧はノード７３の電位よりも低
くなる。
このときトランジスタ６７のエミッタ電位はノード７３
の電位からベース−エミッタ電圧を引いたものとなり、
トランジスタ６６のエミッタ電位はノード７１の電位か
らベース−エミッタ電圧を引いたものとなり、トランジ
スタ６７のエミッタ電位はトランジスタ６６のエミッタ
電位よりも高くなる。
抵抗６５ではほとんど電圧降下が生じないから、この電
位差は本質的に抵抗６４の両端の電圧降下分に相当する
。
その後クロック入力線４３にクロック・パルスが来ると
トランジスタ５４がオンになり、トランジスタ５５がオ
フになる。
ベース入力線７４に基準電圧を受取る基準電圧トランジ
スタ５７はトランジスタ５６のスイッチング・レベルを
設定し、トランジスタ５６と電流スイッチ回路を形成し
ている。
従って、２進データ・パルス入力線４２にデータ・パル
スがない場合はトランジスタ５６がオフで、基準電圧ト
ランジスタ５７がオンであり、ノード７３を低レベルに
、ノード７１を高レベルにする。
ノード７３が低レベルになると抵抗６５に電流が流れ、
トランジスタ６７のエミッタ電位が下がってＱ出力線１
４を論理”０″にセットする。
従ってデータ・パルスがないときにクロック・パルス線
が付勢されると、Ｑ出力線１４はデータ・パルス線４２
の状態を反映する論理状態になる。
即ち、Ｑ出力線１４は低レベルになり、Ｑ出力線１６は
高レベルになる。
従って、トランジスタ５８は導通状態にバイアスされ、
トランジスタ５９は非導通状態にバイアスされる。
クロック線４３にクロック・パルスが存在する間はトラ
ンジスタ５５はオフであり、従って実際には、トランジ
スタ５８はオフである。
クロック線４３のクロック・パルスが除かれると、トラ
ンジスタ５５がオンになって、トランジスタ５８がオン
になり、ノード７３の低レベルを保ち続ける。
トランジスタ５４はオフになるから、ノード７１は高レ
ベルに保たれる。
従って、ラッチ回路はクロック線４３のクロック・パル
スが除去されたとき、最初に設定された状態（この場合
はリセット状態）を保持する。
クロック・パルスが存在する期間にデータ・パルスが受
取られるとトランジスタ５６がオンになり、トランジス
タ５４．５６を通って電流が流れてノード７１を低レベ
ルに、ノード７３を高レベルにセットする。
これによってラッチ・トランジスタ対の状態が切換わり
、Ｑ出力線を論理ｆ＋ ＩＩｔにする。
このときＱ出力線１４は高レベル、Ｑ出力線は低レベル
であり、トランジスタ５８は非導通状態に、トランジス
タ５９は導通状態にパイアスされる。
上述のデータ・パルスがない場合の動作と同様に、クロ
ック・パルスが除去されたときはトランジスタ５９がオ
ンになってノード７１の低レベルを維持し、またトラン
ジスタ５４はオフであるからノード７３は高レベルに保
たれる。
従って、セット状態はクロック・パルスが除去された後
に保持される。
第３図は本発明に従って一体的なセット／リセット能力
を組込んだカスろ−ド極性保持ラッチ１０′を示してい
る。
このラッチ１０′は余分な電力を必要とせず、また基本
のラッチ回路本来の遅延以上の遅延を与えることもない
。
更にラッチ１０′は第１図の従来の回路構成はど多数の
回路素子を必要としない。
第４図はラッチ１０′を詳細に示しており、その構成は
第２図のランチ１０と基本的に同じであるが、トランジ
スタ８０．８２が追加されている点で異なる。
トランジスタ８０のベースへの入力線７９はセット線と
して働き、トランジスタ８２ノヘースへの入力線８１は
ラッチ１０′のリセット線として働く。
トランジスタ８０はトランジスタ５４及び５６の両端に
接続されており、セット・パルスが存在するときは、ト
ランジスタ５４及び５６がオンになったときと同じよう
にラッチ１０′を働かせる。
つまり、トランジスタ８０がオンになったときはノード
７１が低電位になり、Ｑ出力線１４は論理１４１ｔ＋に
セットされる□。
逆に、トランジスタ５４及び５７の両端に接続されたト
ランジスタ８２がリセット・パルスによってオンになっ
たとき、ラッチ１０′はトランジスタ５４及び５７がオ
ンになったときと同じように動作する。
即ち、トランジスタ８２がオンになったときはノード７
３が低電位になり、Ｑ出力線１４は論理°°０”にセッ
トされる。
線７９又は８１にセット人力パルス又はリセット人力パ
ルスが存在するとき、トランジスタ５８及び５９は順バ
イアスされるが導通状態にない。
セット又はリセット入力パルスが除かれると、トランジ
スタ８０又は８２がオフになり、トランジスタ５５に電
流が流れる。
これによりラッチ・トランジスタ対のトランジスタ５９
がオンになる。
ラッチ１０′の状態は、その後付勢信号によって作動さ
れるまで、セット・パルス又はリセット・パルスに応答
して動作したかによって決まるその同じ状態に留まる。
トランジスタ５４，５５．８０又は８２の最大ベース電
位によって電流路が決まり、そしてＱ及びＱの出力線１
４．１６が最終的に所望の論理状態に置かれる。
セット／リセット人力パルスのアップ・レベルは差動ク
ロック信号のアップ・レベルよす高＜（この例では４０
０ｍＶだけ高く）定められるのが好ましい。
従ってセット入力又はリセット入力はクロック入力及び
データ入力が存在してもこれらの入力を凌駕し、ラッチ
１０′を然るべくスイッチする。
ラッチ１０′をスイッチしたセット信号又はリセット信
号が低レベルになれば、クロック入力２６は再び応答性
ラッチ入力として働くことができる。
セット／リセット能力はクロック又はデータ回路素子を
伴わずに達成できるため信号競合条件の問題が生じない
。
更に、セット／リセットに必要な電圧レベルはレベル・
シフト・ダイオードを駆動回路に挿入するだけで簡単に
オン・チップ・レベルとして得ることができる。
【図面の簡単な説明】
第１図はセット／リセット能力を有する従来の極性保持
ラッチの構成を示す図、第２図は第１図のラッチの詳細
図、第３図は本発明による極性保持ラッチの概略図、第
４図は第３図のラッチの詳細図である。 １０′・・・・・・ラッチ、５８．５９・・・・・・双
安定回路トランジスタ対、５６・・・・・・データ入力
トランジスタ、５４・・・・・・クロック入力トランジ
スタ、８０・・・・・・セット入力トランジスタ、８２
・・・・・・リセット入力トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １２つの回路ノードを有し前記回路ノードの電圧状態に
    応答して状態設定を行なう双安定回路と前記双安定回路
    の一方の回路ノードに接続され、その制御端子に２進デ
    一タ信号を受取る入力トランジスタと、前記双安定回路
    の他方の回路ノードに接続され、その制御端子に基準電
    圧を受取る基準電圧トランジスタと、前記入力トランジ
    スタ及び基準電圧トランジスタに対して共通の電流路を
    与えるように接続され、その制御端子にクロック信号を
    受取るクロック・トランジスタとを有し、前記クロック
    ・トランジスタが導通状態にあるときの前記入力トラン
    ジスタのスイッチング状態に応じて前記双安定回路の状
    態を設定するラッチ回路において、 前記入力トランジスタ及びクロック・トランジスタの直
    列路に並列に接続され且つその制御端子にセット信号を
    受取り、前記セット信号に応答して前記入力トランジス
    タ及びクロック・トランジスタへの入力の状態に関係な
    く前記双安定回路をセット状態に強制するセット・トラ
    ンジスタと、前記基準電圧トランジスタとクロック・ト
    ランジスタの直列路に並列に接続され且つその制御端子
    にリセット信号を受取り、前記リセット信号に応答して
    前記入力トランジスタ及びクロック・トランジスタへの
    入力の状態に関係なく前記双安定回路をリセット状態に
    強制するリセット・ トランジスタと、 を含むことを特徴とするラッチ回路。
JP54141413A 1978-12-26 1979-11-02 ラツチ回路 Expired JPS5915210B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US973426321/00 1978-12-26
US05/973,426 US4274017A (en) 1978-12-26 1978-12-26 Cascode polarity hold latch having integrated set/reset capability

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JPS5592021A JPS5592021A (en) 1980-07-12
JPS5915210B2 true JPS5915210B2 (ja) 1984-04-07

Family

ID=25520882

Family Applications (1)

Application Number Title Priority Date Filing Date
JP54141413A Expired JPS5915210B2 (ja) 1978-12-26 1979-11-02 ラツチ回路

Country Status (5)

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US (1) US4274017A (ja)
EP (1) EP0013686B1 (ja)
JP (1) JPS5915210B2 (ja)
DE (1) DE2963173D1 (ja)
IT (1) IT1165428B (ja)

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