JPS59161950A - バツフアメモリ方式 - Google Patents
バツフアメモリ方式Info
- Publication number
- JPS59161950A JPS59161950A JP58036917A JP3691783A JPS59161950A JP S59161950 A JPS59161950 A JP S59161950A JP 58036917 A JP58036917 A JP 58036917A JP 3691783 A JP3691783 A JP 3691783A JP S59161950 A JPS59161950 A JP S59161950A
- Authority
- JP
- Japan
- Prior art keywords
- period
- transmission information
- read
- write
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/422—Synchronisation for ring networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Facsimiles In General (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数の伝送局をループ状に接続して各伝送局
間でデータの伝送を行なうループ形情報伝送システムに
使用されるバッフアメ号す方式の改良に関する。
間でデータの伝送を行なうループ形情報伝送システムに
使用されるバッフアメ号す方式の改良に関する。
近年、ファクシミリ通信等の情報伝送を行なうシステム
として、ループ形情報伝送システムが提唱されている。
として、ループ形情報伝送システムが提唱されている。
このシステムは、例えば第１図に示す如く、ファクシミ
リ装置等の複数の端末１ ａ 、 〜、 Ｉ ｎ 、
２ ａ 、 〜、 ２ ｎ 、−１５ａ、〜、５ｎを接
続した複数の伝送局１，２゜・・・、５をループ状に接
続し、かつこのループ内に主局６を設ける。そして、こ
の主局６でフレーム長が固定された複数の伝送情報を作
成し、これらの伝送情報をその先頭と後尾とを連結して
ループ上を周回させることに゛よシ、各伝送局間で情報
の伝送を行なうように構成されている。
リ装置等の複数の端末１ ａ 、 〜、 Ｉ ｎ 、
２ ａ 、 〜、 ２ ｎ 、−１５ａ、〜、５ｎを接
続した複数の伝送局１，２゜・・・、５をループ状に接
続し、かつこのループ内に主局６を設ける。そして、こ
の主局６でフレーム長が固定された複数の伝送情報を作
成し、これらの伝送情報をその先頭と後尾とを連結して
ループ上を周回させることに゛よシ、各伝送局間で情報
の伝送を行なうように構成されている。
なお、上記伝送情報のフレーム構成は、例えば第２図に
示す如く、先頭よシ順に同期用フラッグＳＹＮ 、ルー
プ内を制御するパケット部ＰＫＴ 。
示す如く、先頭よシ順に同期用フラッグＳＹＮ 、ルー
プ内を制御するパケット部ＰＫＴ 。
データ伝送用タイムスロットＴＳＩ、〜、 ＴＳ４００
を配し、かつこれらの情報部の後部に１７バイトの非情
報部を配した、合計５０１バイトからなっている。
を配し、かつこれらの情報部の後部に１７バイトの非情
報部を配した、合計５０１バイトからなっている。
ところで、このような伝送システムは、一般に各伝送局
１，２．・・・、５での伝送情報の受は渡し時や伝送路
上で伝送遅延を生じるため、周回した時点で送受伝送情
報間に位湘差が発生する。この位相差は、伝送情報のビ
ット損失等を招いて伝送性能を低下させる原因となり、
何らかの手段を講じる必要がある。
１，２．・・・、５での伝送情報の受は渡し時や伝送路
上で伝送遅延を生じるため、周回した時点で送受伝送情
報間に位湘差が発生する。この位相差は、伝送情報のビ
ット損失等を招いて伝送性能を低下させる原因となり、
何らかの手段を講じる必要がある。
そこで従来では、例えば主局６にシフトレジスタもしく
は先入れ先出しく ＦＩＦＯ）方式を適用したメモリを
設け、とれらのシフトレジスタやＦＩＦＯメモリに受信
伝送情報を一旦記憶することによシ送受信伝送情報の入
出力タイミングの位相差やジッタを吸収するようにして
いる。
は先入れ先出しく ＦＩＦＯ）方式を適用したメモリを
設け、とれらのシフトレジスタやＦＩＦＯメモリに受信
伝送情報を一旦記憶することによシ送受信伝送情報の入
出力タイミングの位相差やジッタを吸収するようにして
いる。
しかしながら、シフトレジスタを用いた場合、多数のシ
フトレジスタやカウンタ等を必要とするため、回路が大
形化するとともに消費電力が増大し、また集積化に不利
となる欠点があった。
フトレジスタやカウンタ等を必要とするため、回路が大
形化するとともに消費電力が増大し、また集積化に不利
となる欠点があった。
一方ＦＩＦＯメモリを用いた場合には、ＦＩＦＯ制御回
路が大きくなシ、かつ信号伝送に時間を要するため、大
容量化および高速化が困難である等の欠点があった。
路が大きくなシ、かつ信号伝送に時間を要するため、大
容量化および高速化が困難である等の欠点があった。
本発明は、大容量化および高速動作が可能で、かつ消費
電力の低減および回路構成の小形化をはかり、集積化に
好適なバッファメモリ方式を提供することを目的とする
。
電力の低減および回路構成の小形化をはかり、集積化に
好適なバッファメモリ方式を提供することを目的とする
。
本発明は、上記目的を達成するために、伝送情報の記憶
用メモリとしてランダム・アクセスメモリからなる汎用
のメモリを設け、伝送情報出力用クロックの複数分周出
力を作成してこの出力の一方の信号レベル期間を書き込
み指定期間とするとともに他方の信号レベル期間を読み
出し指定期間と定めることによシ出力する伝送情報の１
ビット期間にそれぞれ複数の書き込み指定期間と読み出
し指定期間とを設定し、入力伝送情報の曽き込みを行な
う場合には、上記複数の書き込み期間のうち入力伝送情
報の１ビツト中に包含される期間を選択してこの期間に
書き込みを行ない、かつ読み出しを行なう場合には、伝
送情報の各ビット毎にそのビット期間の特定の位置にあ
る期間をそれぞれ選択してこれらの期間に伝送情報の読
み出しを行ない、これにより一定のビット周期で伝送情
報の出力を行なうようにしたものである。
用メモリとしてランダム・アクセスメモリからなる汎用
のメモリを設け、伝送情報出力用クロックの複数分周出
力を作成してこの出力の一方の信号レベル期間を書き込
み指定期間とするとともに他方の信号レベル期間を読み
出し指定期間と定めることによシ出力する伝送情報の１
ビット期間にそれぞれ複数の書き込み指定期間と読み出
し指定期間とを設定し、入力伝送情報の曽き込みを行な
う場合には、上記複数の書き込み期間のうち入力伝送情
報の１ビツト中に包含される期間を選択してこの期間に
書き込みを行ない、かつ読み出しを行なう場合には、伝
送情報の各ビット毎にそのビット期間の特定の位置にあ
る期間をそれぞれ選択してこれらの期間に伝送情報の読
み出しを行ない、これにより一定のビット周期で伝送情
報の出力を行なうようにしたものである。
第３図は、本発明の一実施例におけるノ々ツファメモリ
方式を適用したバッファメモリ回路の回路構成図である
。
方式を適用したバッファメモリ回路の回路構成図である
。
このバッファメモリ回路は、伝送情報を記憶するランダ
ム・アクセス・メモリ（ＲＡＭ ） １０と、このＲＡ
Ｍ １０に対し書き込みアドレスおよび読み出しアドレ
スをそれぞれ指定す・るアドレス指定部１ノと、上記Ｒ
ＡＭ １０への受信伝送情報の供給およびＲＡＭ １θ
からの送信伝送情報の出力を行なうゲート回路１２と、
上記ＲＡＭ Ｊθの書き込みおよび読み出し各モードを
指定するメキリ制御回路１３とから構成されている。
ム・アクセス・メモリ（ＲＡＭ ） １０と、このＲＡ
Ｍ １０に対し書き込みアドレスおよび読み出しアドレ
スをそれぞれ指定す・るアドレス指定部１ノと、上記Ｒ
ＡＭ １０への受信伝送情報の供給およびＲＡＭ １θ
からの送信伝送情報の出力を行なうゲート回路１２と、
上記ＲＡＭ Ｊθの書き込みおよび読み出し各モードを
指定するメキリ制御回路１３とから構成されている。
アドレス指定部１１は、受信伝送情報の受信クロックＲ
ＸＣを計数してその計数値を書き込みアドレスＷＡとし
て出力する第１のカウンタ１４と、図示しない発振回路
から発生される送信クロックＴＸＣを計数してその計数
値を読み出しアドレスＲＡとして出力する第２のカウン
タ１５とを有し、これら第１および第２の各カウンタ１
４，１５から出力される書き込みおよび読み出し各アド
レスＷＡ 、ＲＡを、セレクタ１６で択一的に選択して
前記ＲＡＭ １０に供給するものである。
ＸＣを計数してその計数値を書き込みアドレスＷＡとし
て出力する第１のカウンタ１４と、図示しない発振回路
から発生される送信クロックＴＸＣを計数してその計数
値を読み出しアドレスＲＡとして出力する第２のカウン
タ１５とを有し、これら第１および第２の各カウンタ１
４，１５から出力される書き込みおよび読み出し各アド
レスＷＡ 、ＲＡを、セレクタ１６で択一的に選択して
前記ＲＡＭ １０に供給するものである。
一方、メモリ制御回路１３は、大別して書き込み指定信
号発生回路部１２と、読み出し指定信号発生回路部１８
とから構成される。書き込み指定信号発生回路部１７は
、フリップフロップ３１、アンド回路３２およびフリッ
プフロップ３３によシ受信クロックＲＸＣの立上がシを
検出し、このフリッグフロッｆ３．９から書き込みダー
ト信号ＷＲＹを発生する。そして、このダート信号ＷＲ
Ｙ （”′Ｈ＃レベル）と、図示しない発振回路から発
生される分周信号（前記送信クロックＴＸＣの２分周出
力２ ＴＸＣ） ２ ＴＸＣの゛Ｈ″レベルとがそれぞ
れナンドダート３４に供給されたとき、このナントゲー
ト３４から書き込み指定信号ＷＣを発する。なお、この
書き込み指定信、 号ＷＣの後縁は微分回路３５で
検出され、その微分出力ＷＥＮＤによシ前記各７リツプ
フロツプ３１．３３はリセットされる。
号発生回路部１２と、読み出し指定信号発生回路部１８
とから構成される。書き込み指定信号発生回路部１７は
、フリップフロップ３１、アンド回路３２およびフリッ
プフロップ３３によシ受信クロックＲＸＣの立上がシを
検出し、このフリッグフロッｆ３．９から書き込みダー
ト信号ＷＲＹを発生する。そして、このダート信号ＷＲ
Ｙ （”′Ｈ＃レベル）と、図示しない発振回路から発
生される分周信号（前記送信クロックＴＸＣの２分周出
力２ ＴＸＣ） ２ ＴＸＣの゛Ｈ″レベルとがそれぞ
れナンドダート３４に供給されたとき、このナントゲー
ト３４から書き込み指定信号ＷＣを発する。なお、この
書き込み指定信、 号ＷＣの後縁は微分回路３５で
検出され、その微分出力ＷＥＮＤによシ前記各７リツプ
フロツプ３１．３３はリセットされる。
読み出し指定信号弗化回路１８は、送信クロックＴＸＣ
をインバータ３６で反転した信号の立上がシ、つまり送
信クロックＴＸＣの立下がシを７リツプフロツプ３７で
検出し、その検出出力（”Ｈ”レベル）と、２分周信号
２ ＴＸＣをインバータ３８で反転した信号の″Ｈ＃レ
ベルとがナンドダート３９に供給されたとき、このナン
トゲート３９から読み出し指定信号１七を発生する。
をインバータ３６で反転した信号の立上がシ、つまり送
信クロックＴＸＣの立下がシを７リツプフロツプ３７で
検出し、その検出出力（”Ｈ”レベル）と、２分周信号
２ ＴＸＣをインバータ３８で反転した信号の″Ｈ＃レ
ベルとがナンドダート３９に供給されたとき、このナン
トゲート３９から読み出し指定信号１七を発生する。
そして、この読み出し指定信号Ｉをアンドゲート４０を
介して前記ＲＡＭ １０に供給する。なお上記読み出し
指定信号ｉの後縁は、微分回路４１で検出され、その微
分出力１ｐｓｏにょシ前記フリッグフロップ３７はリセ
ットされる。
介して前記ＲＡＭ １０に供給する。なお上記読み出し
指定信号ｉの後縁は、微分回路４１で検出され、その微
分出力１ｐｓｏにょシ前記フリッグフロップ３７はリセ
ットされる。
次に、以上のように構成された回路に基づいて本実施例
のバッファメモリ方式を説明する。
のバッファメモリ方式を説明する。
受信伝送情報ＲＸＤが到来し、それに伴ない受信クロ、
りＲＸＣが入力されると、このクロックＲＸＣは第１の
カウンタ１４で計数されて、その計数値が書き込みアド
レスＷＡとしてセレクタ１６に出力される。また、同時
に、発振回路（図示せず）から発生された送信クロック
ＴＸＣが第２のカウンタ１５で計数され、このカウンタ
１５から読み出しアドレスＲＡが出力される。
りＲＸＣが入力されると、このクロックＲＸＣは第１の
カウンタ１４で計数されて、その計数値が書き込みアド
レスＷＡとしてセレクタ１６に出力される。また、同時
に、発振回路（図示せず）から発生された送信クロック
ＴＸＣが第２のカウンタ１５で計数され、このカウンタ
１５から読み出しアドレスＲＡが出力される。
また、前記受信クロックＲＸＣが入力されると、この受
信クロックＲＸＣの立上がシ、つまシ受信伝送情報ＲＸ
Ｄの各ビットの開始時点が、フリップフロツノ３１、ア
ンドダート３２およびフリッゾフロッｆｓｓによシ検出
され、これによシフリップフロップ３３から第４図に示
す如くダート信号藺αが発生される。
信クロックＲＸＣの立上がシ、つまシ受信伝送情報ＲＸ
Ｄの各ビットの開始時点が、フリップフロツノ３１、ア
ンドダート３２およびフリッゾフロッｆｓｓによシ検出
され、これによシフリップフロップ３３から第４図に示
す如くダート信号藺αが発生される。
この結果、ナンドダート３４が開成してこのダート開成
期間中に分局信号２ ＴＸＣの最初の′Ｈ”レベルが到
来すると、とのｌ（”レベル期間に第４図に示す如く書
き込み指定信号Ｉが発生される。この書き込み指定信号
ＷＣが発生すると、ＲＡＭ １０は書き込みモードとな
り、また同時にセレクタ１６が第１のカウンタ１４側に
切シ換わってＲＡＭ １０には書き込みアドレスＷＡが
供給、される。この結果、受信伝送情報ＲＸＤは、上記
書き込み期間内に、上記書き込みアドレスで指定された
領域に１ビット書き込まれる。以下同様に、受信伝送情
報ＲＸＤの各ビットの立上がシ時点が検出される毎に、
その検出時点に応じて分局信号２ ＴＸＣの２つの′Ｈ
”レベル期間のうち一方が選択され、この選択した期間
にＲＡＭ １０が書き込みモードとなって上記受信伝送
情報ＲＸＤの各ビットが書き込まれる。
期間中に分局信号２ ＴＸＣの最初の′Ｈ”レベルが到
来すると、とのｌ（”レベル期間に第４図に示す如く書
き込み指定信号Ｉが発生される。この書き込み指定信号
ＷＣが発生すると、ＲＡＭ １０は書き込みモードとな
り、また同時にセレクタ１６が第１のカウンタ１４側に
切シ換わってＲＡＭ １０には書き込みアドレスＷＡが
供給、される。この結果、受信伝送情報ＲＸＤは、上記
書き込み期間内に、上記書き込みアドレスで指定された
領域に１ビット書き込まれる。以下同様に、受信伝送情
報ＲＸＤの各ビットの立上がシ時点が検出される毎に、
その検出時点に応じて分局信号２ ＴＸＣの２つの′Ｈ
”レベル期間のうち一方が選択され、この選択した期間
にＲＡＭ １０が書き込みモードとなって上記受信伝送
情報ＲＸＤの各ビットが書き込まれる。
一方、送信クロックＴＸＣが′°Ｌ＃レベルでかつ２分
周信号２ ＴＸＣが゛Ｌ＃レベルの期間には、ナンドダ
ート３９から第４図に示す如く読み出し指定信号ＲＣが
発生され、この期間にＲＡＭ １０は読み出しモードと
なり、またセレクタ１６が第２のカウンタ１５側に切換
わってＲＡＭ １０には読み出しアドレスＲＡが供給さ
れる。この結果、ＲＡＭ Ｉ Ｏからは、上記読み出し
指定例なされる毎に、上記読み出しアドレスに従って送
信伝送情報ＴＸＤが１ビツトずつ読み出され、第４図に
示す如く一定の周期で図示しない送信回路よシ伝送路へ
送出される。
周信号２ ＴＸＣが゛Ｌ＃レベルの期間には、ナンドダ
ート３９から第４図に示す如く読み出し指定信号ＲＣが
発生され、この期間にＲＡＭ １０は読み出しモードと
なり、またセレクタ１６が第２のカウンタ１５側に切換
わってＲＡＭ １０には読み出しアドレスＲＡが供給さ
れる。この結果、ＲＡＭ Ｉ Ｏからは、上記読み出し
指定例なされる毎に、上記読み出しアドレスに従って送
信伝送情報ＴＸＤが１ビツトずつ読み出され、第４図に
示す如く一定の周期で図示しない送信回路よシ伝送路へ
送出される。
しかして、受信伝送情報ＲＸＤと送信伝送情報ＴＸＤと
の間の位相差やジッタが吸収される。
の間の位相差やジッタが吸収される。
このように、本実施例であれば、送受間の位相差やジッ
タを確実に吸収できる。また本実施例では、バッファメ
モリとして汎用のＲＡＭ ２０を用い、このＲＡＭ １
０の書き込み期間と読み出し期間とを送信クロックＴＸ
Ｃの２分周信号２ＴＸＣに従ってそれぞれ設定してバッ
ファ動作させるようにしているので、従来のようにシフ
トレジスタやＦＩＦＯメモリを用いた場合に比べて、構
成簡単にして高速度に動作可能である。まだ、低消費電
力化をはかシ得るとともに、容易に集積化することがで
きる。
タを確実に吸収できる。また本実施例では、バッファメ
モリとして汎用のＲＡＭ ２０を用い、このＲＡＭ １
０の書き込み期間と読み出し期間とを送信クロックＴＸ
Ｃの２分周信号２ＴＸＣに従ってそれぞれ設定してバッ
ファ動作させるようにしているので、従来のようにシフ
トレジスタやＦＩＦＯメモリを用いた場合に比べて、構
成簡単にして高速度に動作可能である。まだ、低消費電
力化をはかシ得るとともに、容易に集積化することがで
きる。
なおへ本発明は上記実施例に限定されるものではない。
例えば、送信クロックＴＸＣの分局数は、２分周ばか漫
でなく３分周以上に設定してもよい。その他、メモリ制
御手段の構成やアドレス指定部の構成等について亀、本
発明の要旨を逸脱しない範囲で種々変形して実施できる
。
でなく３分周以上に設定してもよい。その他、メモリ制
御手段の構成やアドレス指定部の構成等について亀、本
発明の要旨を逸脱しない範囲で種々変形して実施できる
。
また本発明の応用例として、第１および第２の各カウン
タ１４．１５から出力される書き込みアドレスＷＡおよ
び読み出しアドレスＲＡを比較器で比較し、その比較結
果に従って発振回路から発生される送信クロック周波数
を制御することによシ、伝送情報のフレーム長を伸縮可
能な、いわゆる天ラスティックバッファメモリを構成し
てもよい。
タ１４．１５から出力される書き込みアドレスＷＡおよ
び読み出しアドレスＲＡを比較器で比較し、その比較結
果に従って発振回路から発生される送信クロック周波数
を制御することによシ、伝送情報のフレーム長を伸縮可
能な、いわゆる天ラスティックバッファメモリを構成し
てもよい。
以上詳述したように、本発明は、バッファメモリとして
汎用のＲＡＭを用い、入出力する伝送情報の１ビツトの
時間内にそれぞれ複数回の２νＩき込みおよび銃み出し
可能期間を設足し、これらの各期間のうち任意に選択す
ることによシパッファ動作させるようにしだものである
。
汎用のＲＡＭを用い、入出力する伝送情報の１ビツトの
時間内にそれぞれ複数回の２νＩき込みおよび銃み出し
可能期間を設足し、これらの各期間のうち任意に選択す
ることによシパッファ動作させるようにしだものである
。
したがって、本発明によれば、大容量化および高速動作
が可能で、かつ消費電力の低減および回路構成の小形化
をはかシ得、集積化を容易になし得るバッファメモリ方
式を提供することができる。
が可能で、かつ消費電力の低減および回路構成の小形化
をはかシ得、集積化を容易になし得るバッファメモリ方
式を提供することができる。
第１図および第２図はループ形情報伝送システムの一例
を示すもので、第１図はその構成図、第２図は伝送情報
のフレーム構成図、第３図および第４図は本発明の一実
施例におけるバッファメモリ方式を説明するだめのもの
で、第３図は・々ッ７アメモリ回路の回路構成図、第４
図は同回路の動作タイミング図である。 １０・・・ＲＡＭ 、 、１１・・ニアドレス指定部、
１２・・・ダート回路、１３・・・メモリ制御回路、１
４・・・第１のカウンタ、１５・・・第２のカウンタ、
１６・・・セレクタ。 出願人代理人 弁理士 鈴 江 武 彦２９８
を示すもので、第１図はその構成図、第２図は伝送情報
のフレーム構成図、第３図および第４図は本発明の一実
施例におけるバッファメモリ方式を説明するだめのもの
で、第３図は・々ッ７アメモリ回路の回路構成図、第４
図は同回路の動作タイミング図である。 １０・・・ＲＡＭ 、 、１１・・ニアドレス指定部、
１２・・・ダート回路、１３・・・メモリ制御回路、１
４・・・第１のカウンタ、１５・・・第２のカウンタ、
１６・・・セレクタ。 出願人代理人 弁理士 鈴 江 武 彦２９８
Claims (1)
- 【特許請求の範囲】 仏 入力伝送情報を記憶するランダム・アクセスメモリと、
前記入力伝送情報の入力クロックを計数してその計数値
を書き込みアドレスとして出力する第１のカウント手段
と、伝送情報出力用のクロックを計数してその計数値を
読み出しアドレスとして出力する第２のカウント手段と
、着 前記伝送情報出力用のクロックを複数倍に
分周する手段と、この手段によシ得られた分周出力の一
方の信号レベル期間をそれぞれ書き込み指定期間とする
とともに他方の信号レベル期間をそれぞれ読み出し指定
期間と定め、前記入力伝送情報の各ビット毎に上記複数
の書き込み指定期間から上記入力伝送情報の１ピット期
間に含まれるものをＪｄ択してこの選択した書き込み指
定期間に前記う／ダム・アクセス・メモリに前記第１の
カウント手段で設定された書き込みアドレスを供給して
入力伝送情報の書き、込みを行なわせ、かつ前記伝送情
報出力用のクロックの各周期毎に前記複数の繊み出し指
定期間のうち特定の期間をそれぞれ選択してこの読み出
し指定期間に前記ランダム・アクセス・メモリに前記第
２のカウント手段の読み出しアドレスを供給して伝送情
報の読み出しを行なわせるメモリ制御手段とを具備した
ことを特徴とする・々ラフアメモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036917A JPS59161950A (ja) | 1983-03-07 | 1983-03-07 | バツフアメモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036917A JPS59161950A (ja) | 1983-03-07 | 1983-03-07 | バツフアメモリ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161950A true JPS59161950A (ja) | 1984-09-12 |
| JPH0563979B2 JPH0563979B2 (ja) | 1993-09-13 |
Family
ID=12483114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58036917A Granted JPS59161950A (ja) | 1983-03-07 | 1983-03-07 | バツフアメモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161950A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5398742A (en) * | 1977-02-09 | 1978-08-29 | Nec Corp | Buffer memory circuit |
-
1983
- 1983-03-07 JP JP58036917A patent/JPS59161950A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5398742A (en) * | 1977-02-09 | 1978-08-29 | Nec Corp | Buffer memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563979B2 (ja) | 1993-09-13 |
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