JPS5916364A - Ｍｉｓ形半導体ｉｃの信号入力回路 - Google Patents
Ｍｉｓ形半導体ｉｃの信号入力回路Info
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- JPS5916364A JPS5916364A JP57124453A JP12445382A JPS5916364A JP S5916364 A JPS5916364 A JP S5916364A JP 57124453 A JP57124453 A JP 57124453A JP 12445382 A JP12445382 A JP 12445382A JP S5916364 A JPS5916364 A JP S5916364A
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- input
- type semiconductor
- voltage
- input signal
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＩＳ形半導体集積回路の信号入力回路に係
り、特に入力信号が高レベルの場合に好適な信号入力回
路に関する。
り、特に入力信号が高レベルの場合に好適な信号入力回
路に関する。
形半導体素子から形成されるＭＩＳ形半導体集積回路（
以下、単にＭＩＳ−ＩＣと称す）には、入力信号に含ま
れるサージ電圧等のａ！圧からＭＩＳ形半導体素子金保
に４にするため、例えば従来、第１図に示された構成の
信号入力回路が設けられている。
以下、単にＭＩＳ−ＩＣと称す）には、入力信号に含ま
れるサージ電圧等のａ！圧からＭＩＳ形半導体素子金保
に４にするため、例えば従来、第１図に示された構成の
信号入力回路が設けられている。
第１図において、１はポンディングパッド、２は拡散抵
抗、３．４はそれぞれ電源Ｖａｏ、Ｖｓｓに逆バイアス
接続されたダイオード、５．６及び７はそれぞれＭＩＳ
形トランジスタのゲート、ノース、及びドレインである
。この第１図に示さルた信月入力回路ｅＭＩｓ−ＩＣ内
に形成したものの一例として、第２図の断面図に示され
た縦構造のＭＩＳ−ＩＣが知られている。
抗、３．４はそれぞれ電源Ｖａｏ、Ｖｓｓに逆バイアス
接続されたダイオード、５．６及び７はそれぞれＭＩＳ
形トランジスタのゲート、ノース、及びドレインである
。この第１図に示さルた信月入力回路ｅＭＩｓ−ＩＣ内
に形成したものの一例として、第２図の断面図に示され
た縦構造のＭＩＳ−ＩＣが知られている。
第２図において、１０１はポンディングパッド、１０２
は拡散層から成る拡散抵抗であり、この拡散層は第１の
導電形（図示例ではＮ形）から成る基板１１２に対し逆
導電形である第２の導電形（図示例ではＰ形）から形成
されている。１０３は第２の導電形半導体で形成される
ウェル１０９内に形成された第１の導電形を有する拡散
層、１０４．１０５，１０６は、それぞれＭＩＳ型トラ
ンジスタのゲート、ソース、ドレインである。
は拡散層から成る拡散抵抗であり、この拡散層は第１の
導電形（図示例ではＮ形）から成る基板１１２に対し逆
導電形である第２の導電形（図示例ではＰ形）から形成
されている。１０３は第２の導電形半導体で形成される
ウェル１０９内に形成された第１の導電形を有する拡散
層、１０４．１０５，１０６は、それぞれＭＩＳ型トラ
ンジスタのゲート、ソース、ドレインである。
１０７はフィールド酸化膜、１０８はＰＳＧ（リンガ２
ス〕等から成る絶縁層、１１０はウェル１０９にバイア
ス電位を与えるための拡散層、１１１はゲート酸化膜で
ある。前記ポンディングパッド１０１は線１１３によっ
て、拡散抵抗１０２の一端に接続され、この拡散抵抗１
０２の他端は ゛線１１４によって、前記拡散
層１０３とゲート１０４とに接続される。
ス〕等から成る絶縁層、１１０はウェル１０９にバイア
ス電位を与えるための拡散層、１１１はゲート酸化膜で
ある。前記ポンディングパッド１０１は線１１３によっ
て、拡散抵抗１０２の一端に接続され、この拡散抵抗１
０２の他端は ゛線１１４によって、前記拡散
層１０３とゲート１０４とに接続される。
なお、前記拡散抵抗１０２は第１図の拡散抵抗２に対応
するものであり、またウェル１０９と拡散層１０３とに
より形成されたダイオードは第１図のダイオード４に対
応するものである。
するものであり、またウェル１０９と拡散層１０３とに
より形成されたダイオードは第１図のダイオード４に対
応するものである。
上記の構成において、ダイオードをそれぞれ逆バイアス
とすることにより、この逆バイアス電圧を越えるような
サージ電圧等の高電圧が入力信号に重畳されて入力され
ると、極性に応じていずれかのダイオードが導通されそ
の波高値を制限するように動作し、これによってＭＩＳ
形トランジスタのゲート酸化膜１１１を、サージ電圧等
の高電圧による絶縁破壊から保獲しているのである。
とすることにより、この逆バイアス電圧を越えるような
サージ電圧等の高電圧が入力信号に重畳されて入力され
ると、極性に応じていずれかのダイオードが導通されそ
の波高値を制限するように動作し、これによってＭＩＳ
形トランジスタのゲート酸化膜１１１を、サージ電圧等
の高電圧による絶縁破壊から保獲しているのである。
しかしながら、基板１１２と拡散抵抗１０２又は前記各
々の逆バイアスダイオード間の絶縁は、いずれもＰＮ接
合の逆バイアスによっているため、この逆バイアス電圧
を大きく越えるような異常高電圧が入力されると、いず
れかのＰＮ接合に許容電流を越えるような順バイアス電
流が流れて、そのＩ） Ｎ接合が破壊されたり、逆耐圧
を越えるような異常高に圧の場合には、そのＰＮ接合が
破壊導通状態になってしまうという欠点があった。
々の逆バイアスダイオード間の絶縁は、いずれもＰＮ接
合の逆バイアスによっているため、この逆バイアス電圧
を大きく越えるような異常高電圧が入力されると、いず
れかのＰＮ接合に許容電流を越えるような順バイアス電
流が流れて、そのＩ） Ｎ接合が破壊されたり、逆耐圧
を越えるような異常高に圧の場合には、そのＰＮ接合が
破壊導通状態になってしまうという欠点があった。
また、０ＭＯ８（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔ
ａｌＱｘｉｄｅ Ｓ ｅｍｉｃｏｎｄｕｃｔｏｒ ）構
造を有するＭＩＳ−ＩＣにおいて、電源電圧を越えるよ
うな高レベル直流分の入力信号は、ランチアンプの誘因
となることから、入力信号電圧は電源電圧以下にしなけ
ればならないという欠点を有していた。
ａｌＱｘｉｄｅ Ｓ ｅｍｉｃｏｎｄｕｃｔｏｒ ）構
造を有するＭＩＳ−ＩＣにおいて、電源電圧を越えるよ
うな高レベル直流分の入力信号は、ランチアンプの誘因
となることから、入力信号電圧は電源電圧以下にしなけ
ればならないという欠点を有していた。
本発明の目的は、サージ等の異常高電圧を含む入力信号
に対する耐力を向上させるとともに、電源電圧以下の入
力信号をも取り込み可能とさせるＭ Ｉ Ｓ形半導体集
積回路の信号入力回路を提供することにある。
に対する耐力を向上させるとともに、電源電圧以下の入
力信号をも取り込み可能とさせるＭ Ｉ Ｓ形半導体集
積回路の信号入力回路を提供することにある。
本発明は、入力信号を許容値以下に減衰させる入力信号
減衰回路をＭＩＳ形半導体ＩＣの基板上に絶縁層を介し
て形成することによシ、サージ等の異常高電圧を含む入
力信号に対する耐力を向上させるとともに、電源電圧以
上のΔ力信号をも取り込み可能にさせようとするもので
ある。また、前記入力信号減衰回路の入力段に分圧回路
を設けることにより、さらに大きく電源電圧を結える入
力信号をも取シ込み可能にさせようとするものである。
減衰回路をＭＩＳ形半導体ＩＣの基板上に絶縁層を介し
て形成することによシ、サージ等の異常高電圧を含む入
力信号に対する耐力を向上させるとともに、電源電圧以
上のΔ力信号をも取り込み可能にさせようとするもので
ある。また、前記入力信号減衰回路の入力段に分圧回路
を設けることにより、さらに大きく電源電圧を結える入
力信号をも取シ込み可能にさせようとするものである。
以下、本発明を図示実施例に基づいて説明する。
第３図〜第１１図に本発明の第１〜第５実施例が示され
ている。それらの図中、相互にあるいは第２図従来例と
同一符号の付されたものは同一構成・同一機能を有する
ものである。
ている。それらの図中、相互にあるいは第２図従来例と
同一符号の付されたものは同一構成・同一機能を有する
ものである。
第３図に示された第１実施例において、１２゜は第１の
導電形（例えばＮ形ンヲ有するポリシリコン層、１２１
は第２の導電形（例えばＰ形）を有するポリシリコン層
、１２２はポリシリコン層１２０．１２１間に形成され
たＰＮ接合である。
導電形（例えばＮ形ンヲ有するポリシリコン層、１２１
は第２の導電形（例えばＰ形）を有するポリシリコン層
、１２２はポリシリコン層１２０．１２１間に形成され
たＰＮ接合である。
１２３は第２の導電形を有するポリシリコン層、１２４
は第１の導電形を有するポリシリコン層で、１２５はポ
リシリコン層１２３，１２４間に形成されたＰＮ接合で
ある。ポリシリコン層１２０は抵抗として作用するもの
であり、ポンディングパッド１０１に印加された入力信
号は、前記ポリシリコン層１２０を介してＭＩＳＩ−ラ
ンジスタのゲ−） １０４に印加されている。１？ Ｎ
接合１２２゜１２５はポリシリコンによるダイオード全
形成しておシ、それぞれ電源電圧Ｖ ｏｎ、 Ｖ ｇｓ
で逆バイアスされている。この逆バイアスされたＰＮ接
合（以下ダイオードと称する）１２２，１２５から成る
回路は、いわゆる電圧クランプ回路を形成するものであ
る。以上の如く形成された入力回路素子は全て絶縁層で
あるフィールド酸化膜１０７により基板１１２から絶縁
配置されている。
は第１の導電形を有するポリシリコン層で、１２５はポ
リシリコン層１２３，１２４間に形成されたＰＮ接合で
ある。ポリシリコン層１２０は抵抗として作用するもの
であり、ポンディングパッド１０１に印加された入力信
号は、前記ポリシリコン層１２０を介してＭＩＳＩ−ラ
ンジスタのゲ−） １０４に印加されている。１？ Ｎ
接合１２２゜１２５はポリシリコンによるダイオード全
形成しておシ、それぞれ電源電圧Ｖ ｏｎ、 Ｖ ｇｓ
で逆バイアスされている。この逆バイアスされたＰＮ接
合（以下ダイオードと称する）１２２，１２５から成る
回路は、いわゆる電圧クランプ回路を形成するものであ
る。以上の如く形成された入力回路素子は全て絶縁層で
あるフィールド酸化膜１０７により基板１１２から絶縁
配置されている。
このように構成されることから、ポンディングパッド１
０１に入力された入力信号に含まれるサージ電圧等の異
常信号はポリシリコン層１２０から成る抵抗と、この抵
抗と基板との間・て形成された訂生容喰によるＣＲ回路
により減衰されるとともに、電源電圧を越える入力信号
は、逆バイアスされているダイオード１２２，１２５の
いずれか力卸員バイアスされて、人力信号の電圧を電源
電圧以下に制限することから、ＭＩＳトランジスタのゲ
ート１０４の電圧は常に電源電圧以下に保持されること
になる。
０１に入力された入力信号に含まれるサージ電圧等の異
常信号はポリシリコン層１２０から成る抵抗と、この抵
抗と基板との間・て形成された訂生容喰によるＣＲ回路
により減衰されるとともに、電源電圧を越える入力信号
は、逆バイアスされているダイオード１２２，１２５の
いずれか力卸員バイアスされて、人力信号の電圧を電源
電圧以下に制限することから、ＭＩＳトランジスタのゲ
ート１０４の電圧は常に電源電圧以下に保持されること
になる。
従って、本第１実施例によれば、信号入力回路を形成す
る回路素子が、フィールド酸化膜から成る絶縁層によっ
て基板から強力に絶縁されていることから、サージ等の
異常高電圧に対する耐力が格段に向上されるという効果
がある。捷た、サージ等の異常高電圧は、前記ＣＲ，回
路と電圧クランプ回路とによって効果的に減衰されるこ
とから、Ｍ Ｉ ８ 、）ランジスタのゲートの絶縁破
壊を十分保獲することができるという効果がある。さら
に、信号入力回路と基板との間にＰＮ接合が形成されて
ないことから、０ＭＯ８構造を有するものにあってもラ
ッチアップ等を起すおそれをなくすることができるとい
う効果がある。
る回路素子が、フィールド酸化膜から成る絶縁層によっ
て基板から強力に絶縁されていることから、サージ等の
異常高電圧に対する耐力が格段に向上されるという効果
がある。捷た、サージ等の異常高電圧は、前記ＣＲ，回
路と電圧クランプ回路とによって効果的に減衰されるこ
とから、Ｍ Ｉ ８ 、）ランジスタのゲートの絶縁破
壊を十分保獲することができるという効果がある。さら
に、信号入力回路と基板との間にＰＮ接合が形成されて
ないことから、０ＭＯ８構造を有するものにあってもラ
ッチアップ等を起すおそれをなくすることができるとい
う効果がある。
次に、第４図に示された第２実施例において、１３０は
ポリシリコン層から形成された分圧抵抗、１３１と１３
４は第１の導電形を有するポリシリコン層、１３２と１
３５は第２の導電形を有する、ｌ−’ ＩＪシリコン！
、１３３と１３６はポリシリコン層内に形成されたＰＮ
接合のダイオードである。
ポリシリコン層から形成された分圧抵抗、１３１と１３
４は第１の導電形を有するポリシリコン層、１３２と１
３５は第２の導電形を有する、ｌ−’ ＩＪシリコン！
、１３３と１３６はポリシリコン層内に形成されたＰＮ
接合のダイオードである。
前記分圧抵抗１３０の一端は線１１３によりポンディン
グパッド１０１に、他端は接地（ＧＮＩ）１に、それぞ
れ接続されており、これらの間に設けられた中間端子は
線１１４によりゲート１０４に接続されている。また、
線１１４は前記ポリシリコン層１３２，１３４にも接続
されておシ、前記ポリシリコン層１３１，１３５にはそ
れぞれ電源電圧Ｖｌｌ！ｌ、ＶＤＤが印加されるように
なっている。
グパッド１０１に、他端は接地（ＧＮＩ）１に、それぞ
れ接続されており、これらの間に設けられた中間端子は
線１１４によりゲート１０４に接続されている。また、
線１１４は前記ポリシリコン層１３２，１３４にも接続
されておシ、前記ポリシリコン層１３１，１３５にはそ
れぞれ電源電圧Ｖｌｌ！ｌ、ＶＤＤが印加されるように
なっている。
このように構成される第２実施例の等何回路は、第５図
の如きものとなる。
の如きものとなる。
従って、本第２実施例によれば、前記第１実施例と同様
、信号入力回路の回路素子が絶縁層によって基板から強
力に絶縁されておυ、またＣｒｔ回路とクランプ回路か
らなる減衰回路を具えていることから、第１実施例と同
様の効果を得ることができる。
、信号入力回路の回路素子が絶縁層によって基板から強
力に絶縁されておυ、またＣｒｔ回路とクランプ回路か
らなる減衰回路を具えていることから、第１実施例と同
様の効果を得ることができる。
また、本第２実施例によれば、〜ｌｌ５）ランジスタの
ゲート１０４に印加されるゲート電圧Ｖａは、入力信号
の電圧Ｖ！を分圧抵抗１３０によって分圧したものとな
っていることから、分圧比を適当なものとすることによ
って、電源電圧を大きく越える高ンベル直流分の入力信
号（例えばアナログ信号）をも取り込むことができ、し
かも、ゲ−）１０４の破壊あるいはＣＭＯ８素子のラッ
チアップを防止させることができるという効果がある。
ゲート１０４に印加されるゲート電圧Ｖａは、入力信号
の電圧Ｖ！を分圧抵抗１３０によって分圧したものとな
っていることから、分圧比を適当なものとすることによ
って、電源電圧を大きく越える高ンベル直流分の入力信
号（例えばアナログ信号）をも取り込むことができ、し
かも、ゲ−）１０４の破壊あるいはＣＭＯ８素子のラッ
チアップを防止させることができるという効果がある。
第６図に示された第３実施例は、第７図に示されたその
等価回路のように、前記第２実施例における分圧抵抗１
３０から成る分圧回路を、複敬の単位抵抗１５１〜１５
５から成る分圧回路１５０とした点に、特徴ケ有するも
のである。なお、同図中ＭＩＳ）ランジスタの部分は省
略されており、捷た、ダイオードからなるクランプ回路
は必要に応じて設けてもよい。
等価回路のように、前記第２実施例における分圧抵抗１
３０から成る分圧回路を、複敬の単位抵抗１５１〜１５
５から成る分圧回路１５０とした点に、特徴ケ有するも
のである。なお、同図中ＭＩＳ）ランジスタの部分は省
略されており、捷た、ダイオードからなるクランプ回路
は必要に応じて設けてもよい。
第６図において、１４１〜１４６は高濃度の不純物を拡
散して形成された低抵抗ポリシリコン層の導体配線部で
あシ、１５１〜１５５は低濃度不純物ポリシリコン層か
ら成る単位抵抗である。
散して形成された低抵抗ポリシリコン層の導体配線部で
あシ、１５１〜１５５は低濃度不純物ポリシリコン層か
ら成る単位抵抗である。
従って、本第３実施例によれば、前記第２笑施例の効果
に加えて、単位抵抗１５１〜１５５の整合性を良くする
ことにより、正確に入力信号を分圧（本実施例によれば
１１５）することができることから、高精度のアナログ
記号入力回路としても適用することができるという効果
がある。
に加えて、単位抵抗１５１〜１５５の整合性を良くする
ことにより、正確に入力信号を分圧（本実施例によれば
１１５）することができることから、高精度のアナログ
記号入力回路としても適用することができるという効果
がある。
第８図に示された第４実施例は、第９図に示されたその
等価回路のように、前記第３実施例の抵抗１５１〜１５
５から成る分圧回路１５０を、ダイオード１８１〜１８
５から成る分圧回路１８０に置き換えたものである。
等価回路のように、前記第３実施例の抵抗１５１〜１５
５から成る分圧回路１５０を、ダイオード１８１〜１８
５から成る分圧回路１８０に置き換えたものである。
第８図において、１６１〜１６５ｉ＃ｉ第１の導電形を
有するポリシリコン層、１７１〜１７５は第２の導電形
を有するポリシリコン層であり、１８１〜１８５は前記
ポリシリコン層１６１〜１６５と、これらに隣接させて
形成されたポリノリコン層１７１〜１７５と、により形
成されたダイオード（ＰＮ接合）である。これらのダイ
オード１８１〜１８５は直列接続され、ダイオード１８
１のアノードはボンディングバンド１０１に、ダイオー
ド１８５のカンードは接地（ＧＮＤ）にそれぞれ接続さ
れている。また、ダイオード１８４とダイオード１８５
の接続点は、線１１４によって図示されていないＭＩＳ
）ランジスタのゲートに接続されている。
有するポリシリコン層、１７１〜１７５は第２の導電形
を有するポリシリコン層であり、１８１〜１８５は前記
ポリシリコン層１６１〜１６５と、これらに隣接させて
形成されたポリノリコン層１７１〜１７５と、により形
成されたダイオード（ＰＮ接合）である。これらのダイ
オード１８１〜１８５は直列接続され、ダイオード１８
１のアノードはボンディングバンド１０１に、ダイオー
ド１８５のカンードは接地（ＧＮＤ）にそれぞれ接続さ
れている。また、ダイオード１８４とダイオード１８５
の接続点は、線１１４によって図示されていないＭＩＳ
）ランジスタのゲートに接続されている。
以上のように構成されている、本第４実施例によれば、
前記第３実施例の効果に加えて、各ダイオード１８１〜
１８５の端子間電圧を十分小さな４のとし、且つ整合性
全十分高くすれば、各ダイオードは１８１〜１８５は高
抵抗素子として動作することから、極めて高い入力イン
ピーダンスを得ることができるという効果がある。
前記第３実施例の効果に加えて、各ダイオード１８１〜
１８５の端子間電圧を十分小さな４のとし、且つ整合性
全十分高くすれば、各ダイオードは１８１〜１８５は高
抵抗素子として動作することから、極めて高い入力イン
ピーダンスを得ることができるという効果がある。
第１０図に示された第５実施例において、２０１〜２０
６は第１の導電形を有するポリシリコン層、２１１〜２
１５は第２の導電形を有するポリシリコン層である。こ
れらのポリシリコン層２０１〜２０６．２１１〜２１５
は、交互に隣接させてフィールド酸化膜１０７上に形成
されておシ、それぞれの接合部はダイオード（ＰＮ接合
）２２１〜２３０含形成するものである。このように構
成される第５実施例の等価回路は、第１０図に示された
如く、分圧回路２００を形成するダイオード２２１〜２
３０は交互に逆接続されたものとなっており、ダイオー
ド２２１のアノードはボンディングバンド１０１に、ダ
イオード２３０のアノードは接地（ＧＮＤ）に接続され
ている。また、ダイオード２２８と２２９との接続点は
線１１４によって図示されてないＭＩＳ）ランジスタの
ゲートに接続されている。
６は第１の導電形を有するポリシリコン層、２１１〜２
１５は第２の導電形を有するポリシリコン層である。こ
れらのポリシリコン層２０１〜２０６．２１１〜２１５
は、交互に隣接させてフィールド酸化膜１０７上に形成
されておシ、それぞれの接合部はダイオード（ＰＮ接合
）２２１〜２３０含形成するものである。このように構
成される第５実施例の等価回路は、第１０図に示された
如く、分圧回路２００を形成するダイオード２２１〜２
３０は交互に逆接続されたものとなっており、ダイオー
ド２２１のアノードはボンディングバンド１０１に、ダ
イオード２３０のアノードは接地（ＧＮＤ）に接続され
ている。また、ダイオード２２８と２２９との接続点は
線１１４によって図示されてないＭＩＳ）ランジスタの
ゲートに接続されている。
以上のように構成される第５実施例によれば、前記第４
実施例の効果に加えて、１組の逆接続されたダイオード
を分圧の１構成要素としていることから、ＧＮＤに対す
る入力信号の極性にかかわらず同一分圧特性を得ること
ができ、両極性の入力信号に適用することが可能である
。
実施例の効果に加えて、１組の逆接続されたダイオード
を分圧の１構成要素としていることから、ＧＮＤに対す
る入力信号の極性にかかわらず同一分圧特性を得ること
ができ、両極性の入力信号に適用することが可能である
。
なお、上記第１〜第５実施例において、抵抗あるいはダ
イオードの構成材料としてポリシリコンを例としたもの
について示したが、他の半導体材料であっても同様の効
果が得られることは、明らかである。
イオードの構成材料としてポリシリコンを例としたもの
について示したが、他の半導体材料であっても同様の効
果が得られることは、明らかである。
以上説明したように、本発明にえれば、サージ等の異常
高電圧を含む入力信号に対する耐力が向上され、且つ電
源電圧以上の入力信号をも取シ込むことができるという
効果がある。
高電圧を含む入力信号に対する耐力が向上され、且つ電
源電圧以上の入力信号をも取シ込むことができるという
効果がある。
第１図は従来例の信号入力回路の等価回路、第２図は第
１図図示従来例の適用されたＭＩＳ形半導体ＩＣの要部
縦断面構造図、第３図は本発明の第１実施例の要部縦断
面構造図、第４図は本発明の第２実施例の要部縦断面構
造図、第５図は第４図図示第２実施例の等価回路、第６
図は本発明の第３実施例の要部縦断面構造図、第７図は
第６図図示第３実施例の等価回路、第８図は本発明の第
４実施例の要部縦断面構造図、第９図は第８図図示第４
実施例の等価回路、第１０図は本発明の第５実施例の要
部縦断面構造図、第１１図は第４図図示第２実施例の等
価回路である。 １２０・・・抵抗、１２２，１２５，１３３，１３６・
・・ＰＮ接合、くターイオート四、１３０，１５０゜弔
／図 弔２図 ／／２ 弔３図 □二二ン 第１図 一ギ ０６ ／／２ 第５図 ｆＮＤ Ｗｓｓ 弔７図 Ｇｌθ 弔３図 弔ｑ（２）
１図図示従来例の適用されたＭＩＳ形半導体ＩＣの要部
縦断面構造図、第３図は本発明の第１実施例の要部縦断
面構造図、第４図は本発明の第２実施例の要部縦断面構
造図、第５図は第４図図示第２実施例の等価回路、第６
図は本発明の第３実施例の要部縦断面構造図、第７図は
第６図図示第３実施例の等価回路、第８図は本発明の第
４実施例の要部縦断面構造図、第９図は第８図図示第４
実施例の等価回路、第１０図は本発明の第５実施例の要
部縦断面構造図、第１１図は第４図図示第２実施例の等
価回路である。 １２０・・・抵抗、１２２，１２５，１３３，１３６・
・・ＰＮ接合、くターイオート四、１３０，１５０゜弔
／図 弔２図 ／／２ 弔３図 □二二ン 第１図 一ギ ０６ ／／２ 第５図 ｆＮＤ Ｗｓｓ 弔７図 Ｇｌθ 弔３図 弔ｑ（２）
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳ形半導体ＩＣの基板上に絶縁層を介して形成
された半導体回路素子から成る入力信号減衰回路を備え
て構成されたことを特徴とするＭＩＳ形半導体ＩＣの信
号入力回路。 ２、特許請求の範囲第１項記載の発明において、前記入
力信号減衰回路は、半導体抵抗と該半導体抵抗と前記基
板間に形成される寄生容駄とから成る回路であることを
特徴とするＭＩＳ形半導体ＩＣの信号入力回路。 ３、特許請求の範囲第１項記載の発明において、前記入
力信号減衰回路は、半導体抵抗と該半導体抵抗と前記基
板間に形成される寄生容置とから成る回路と、該回路の
出力端を両極性電源の少なくとも片極に逆バイアス接続
させるＰＮ接合素子と、を備えて形成されたものである
ことを特徴とするＭＩＳ形半導体ＩＣの信号入力回路。 ４、特許請求の範囲第１項記載の発明において、前記入
力信号減衰回路は、入力段に分圧回路、備えて形成され
たものであることを特徴とするＭＩＳ形半導体ＩＣの信
号入力回路。 ５、特許請求の範囲第４項記載の発明において、前記分
圧回路は、一端が信号入力端に他端が接地に接続された
半導体抵抗の中間端子を出力端とする回路であることを
特徴表するＭＩＳ形半導体ＩＣの信号入力回路。 ６、特許請求の範囲第５項記載の発明において、前記半
導体抵抗は複数の学位半導体抵抗を直列接続して形成さ
れたものであることを特徴とするＭ Ｉ Ｓ形半導体Ｉ
Ｃの信号入力回路。 ７、特許請求の範囲第４項記載の発明において、前記分
圧回路は、同一方向に直列接続され且つ一端が入力端に
他端が接地に接続された複数のＰＮ接合素子の中間接続
点を出力端とする回路であることを特徴とするＭＩＳ形
半導体ＩＣの信号入力回路。 ８、特許請求の範囲第４項記載の発明において、前記分
圧回路は、入力信号に利しそれぞれ順バイアスと逆バイ
アスに直列接続されて成る一対のＰＮ接合素子を複数直
列接続し、該直列接続されたＰＮ接合素子の一端を入力
端に他端を接地に接続し中間接続点を出力端とする回路
であることを特徴とするＭ Ｉ Ｓ形半導体ＩＣの信号
入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57124453A JPS5916364A (ja) | 1982-07-19 | 1982-07-19 | Ｍｉｓ形半導体ｉｃの信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57124453A JPS5916364A (ja) | 1982-07-19 | 1982-07-19 | Ｍｉｓ形半導体ｉｃの信号入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916364A true JPS5916364A (ja) | 1984-01-27 |
Family
ID=14885889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57124453A Pending JPS5916364A (ja) | 1982-07-19 | 1982-07-19 | Ｍｉｓ形半導体ｉｃの信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916364A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164258A (ja) * | 1986-12-25 | 1988-07-07 | Fujitsu Ltd | 高耐圧入出力回路 |
| JPH0637337A (ja) * | 1992-07-16 | 1994-02-10 | Kawasaki Steel Corp | 半導体集積回路 |
| WO2007129384A1 (ja) * | 2006-05-01 | 2007-11-15 | Niigata Seimitsu Co., Ltd. | Ｌｃノイズフィルタ |
| JP2012507950A (ja) * | 2008-10-29 | 2012-03-29 | クゥアルコム・インコーポレイテッド | 改善されたｅｓｄ保護回路を有する増幅器 |
| JP2018117053A (ja) * | 2017-01-19 | 2018-07-26 | 日立オートモティブシステムズ株式会社 | 電子装置 |
-
1982
- 1982-07-19 JP JP57124453A patent/JPS5916364A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164258A (ja) * | 1986-12-25 | 1988-07-07 | Fujitsu Ltd | 高耐圧入出力回路 |
| JPH0637337A (ja) * | 1992-07-16 | 1994-02-10 | Kawasaki Steel Corp | 半導体集積回路 |
| WO2007129384A1 (ja) * | 2006-05-01 | 2007-11-15 | Niigata Seimitsu Co., Ltd. | Ｌｃノイズフィルタ |
| JP2012507950A (ja) * | 2008-10-29 | 2012-03-29 | クゥアルコム・インコーポレイテッド | 改善されたｅｓｄ保護回路を有する増幅器 |
| JP2018117053A (ja) * | 2017-01-19 | 2018-07-26 | 日立オートモティブシステムズ株式会社 | 電子装置 |
| WO2018135220A1 (ja) * | 2017-01-19 | 2018-07-26 | 日立オートモティブシステムズ株式会社 | 電子装置 |
| US11043485B2 (en) | 2017-01-19 | 2021-06-22 | Hitachi Automotive Systems, Ltd. | Electronic device having semiconductor device with protective resistor |
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