JPS5916459B2 - Ｐｃｍスイッチングシステムにおいて複数の会議を同時に実現する装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、時分割スイッチングシステム、より詳細には
パルス符号変調ＰＣＭシステムにおける会議電話に関す
る。

時分割多重方式においては、加入者により発生した標本
化即ち符号化された音声信号は、「フレーム」と呼ばれ
るタイムスロットの繰返し順序グループ内に割当てられ
たタイムスロットを占める。

２人の加入者の接続は多くの技術により達成され、その
結果、２人の加入者の各々の繰り返しタイムスロットに
含まれる情報が二方向に交換される。

３人或いはそれ以上の加入者が同時多重相互接続を望む
場合、即ち会議方式を望む場合には、タイムスロット情
報の一層複雑な処理が必要となる。

ＰＣＭシステムが与えられるならば、加入者間の会議を
実現する明らかな方法は、１人を除いた参加者のＰＣＭ
ワードを代数的に加算し、除かれた１人の参加者にその
和を伝送することである。この手順が各フレームごとに
各会議参加者に対して行なわれるならば、会議の接続が
確立される。ＰＣＭ信号が非線形符号化によつて得られ
るものとすれば（これが通常の場合である）、ＰＣＭワ
ードを線形化して加算し、得られた各々の和を再び非線
形符号に変換してそれを適当な会議参加者に伝送する必
要がある。土述の複雑さ及び要求される高価な回路のた
めに、従来の技術、例えばＰｉｔｒＯｄａ他に対する１
９７２年１０月１７日付け米国特許第３６９９２６４号
は、上記技術を回避している。

ＰｉｔｒＯｄａ他の特許には簡単な手法が採用されてい
る。即ち、数値的に最大の２進ＰＣＭワードをもつ参加
者が多重相互比較回路によつて話し手として選ばれる。
この簡単な手法はあまり高価ではないが、自然な多重相
互会議方式を妨げるという点でしばしば不適切である。
本発明は、ＰＣＭスイツチングシステムにおいて会議電
話接続を実現するための回路を提供するものであり、原
則として１フレーム内のチヤンネル数によつてのみ制限
される任意数の参加者を各各が有する複数の同時会議に
よつてその回路を共用できるようになつている。

しかし、他の実用上の制限については後述する。本発明
の目的は、複数の会議を同時に実現するための装置を提
供することである。

本発明の他の目的は、２つの記憶手段が交互に入／出力
メモリ及び演算メモリとして機能し、これによつて構造
が簡素化されている複数の会議を同時に実現するための
装置を提供することである。

本発明によると、上記目的及び他の目的が、入りフレー
ムを構成する個々のタイムスロツト内に配置されている
パルス符号変調された音声信号の入りフレームで各々が
少なくとも３つの所定のチヤンネル間で行なわれる複数
の会議を同時に実現する装置であつて；各々が該入りフ
レームを受け入れて記憶し、一方が該入りフレームを受
け入れるのと同時にその予め記憶された内容を伝送し、
他方が記憶された情報の処理と該処理の結果の記憶とを
行なう演算処理手段１５，１６，１７と協働するように
なつている２つの相互交換可能な記憶手段ＲＡＭＩ，Ｒ
ＡＭを具備し、該２つの相互交換可能な記憶手段と該演
算処理手段とが内部動作の刻時、開始及び終了のための
タイミング及び制御手段１０に応答し、該動作の開始及
び終了が該入りフレームの各々の終りに該２つの相互交
換可能な記憶手段を相互交換せしめることからなること
を特徴とする装置を提供することにより達成される。Ｐ
ＣＭシステムは圧伸即ち非線形符号化をしばしば使用す
るので、大部分のシステムでは記憶されたフレームの処
理が演算操作のみから構成されない。

むしろ、各チヤンネルの内容は演算処理の前に伸長即ち
線形化されなければならない。演算処理が完了した後、
各チヤンネルに対する最終結果は非線形に再変換され、
次いで伝送のため最終的に記憶される。土で概説した装
置によると、通常２フレームの時間だけ遅れが生ずる。

第１のフレーム遅れは入りフレーム記憶の間に生じ、第
２のフレーム遅れは記憶されたフレームの処理の際に生
じる。この処理は、１つのフレーム全体の時間を必要と
しないが、通常は最終結果は伝送される前に記憶してお
く。その結果、２つのフレームの時間だけ遅れが生ずる
。北アメリカの２４チヤンネルＴ１システムやヨーロツ
パの３２チヤンネルシステムのような第１レベルＰＣＭ
システムに関しては、一般に容易に入手できる処理回路
の現在の技術でフレームの処理を完了するための期間と
しては、１つの全フレームで十分であることに注意され
たい。入りフレームを構成する個々のタイムスロツト内
に配置されているパルス符号変調された音声信号の入り
フレームにおける、少な〈とも３つの所定チヤンネル間
の各々に複数の会議を同時に実現する本発明に従う装置
は、２つの相互交換可能な記憶手段を具備し、これら２
つの記憶手段の各々は該入りフレームを受け入れて記憶
するようになつており、２つの記憶手段の一方は該入り
フレームを受け入れてその予め記憶された内容を同時に
伝送し、他方は記憶された情報を処理してその処理の結
果を記憶する演算処理手段と協働し、該２つの相互交換
可能な記憶手段と該演算処理手段とは、該入りフレーム
の各々の終りに該２つの相互交換可能な記憶手段を相互
交換せしめることからなる動作の開始及び終了のための
タイミング及び制御手段に応答するようになつている。
次に添付図面を参照して本発明の具体例について説明す
る。

第１図は本発明の具体例のプロツク図である。

スイツチングシステムの中央処理装置から命令されるイ
ンターフエイス及び制御ユニツト１０は、システムのＰ
ＣＭ八イウエイから所定のタイムスロツトを選択してそ
れらを直列ＰＣＭフレーム内へ直列に組立てる。このフ
レームは会議回路の入力となる。選択されたタイムスロ
ツトは、会議に関係したチヤンネルにより占められるも
のである。直列ＰＣＭ入力は、多重変換（Ｍｕｌｔｉｐ
ｌｅｘｅｒ）装置１１及び１Ｖによりランダムアクセス
メモリＰＡＭｌ及びＰＡＭの一方に入力される。ＰＣＭ
入力を受け入れるメモリは入力／出力メモリと呼ばれ，
第１図にメモリＰＡＭＩで示されている。

入力／出力メモリＲＡＭＩは直列ＰＣＭ入力を受け入れ
る一方，同時にその内容を入力／出力多重ビツトラツチ
１２に出力する。ラツチ１２はクロツクによつてインタ
ーフエース及び制御ユニツト１０へ直列ＰＣＭ出力を送
り、ユニツト１０は所定のタイムスロツトの間システム
のＰＣＭハイウエイの１つに接続される。ＰＣＭデータ
の１フレームを記憶している演算メモリＲＡＭは，演算
ラツチ１３を介して読出し専用メモリ（ＲＯＭ）伸長器
（非線形一線形ＰＣＭ符号変換器）１４に接続される。

伸長器１４の線形出力は加算器１５への１つの入力であ
り、加算器１５の他の入力は、番地付け可能な累算器１
６内の独立記憶番地のどれか１つの出力である。累算器
１６は、累算器ラツチ１７を介して累算器１６に送られ
る加算結果によつて書き直される。累算器ラツチ１７の
出力は、別のランダムアクセスメモリＲＡＭｌと多重変
換装置１９の入力でもあり、多重変換装置は累算器ラツ
チ１７の出力或いは圧縮器（非線形一線形ＰＣＭ符号変
換器）１８の出力の一方を多重変換装置１１及び１１′
に接続し，多重変換装置がメモリＲＡＭＩ及びＲＡＭの
どちらか一方に接続される。圧縮器１８は、演算ラツチ
１３と付加メモリＲＡＭｌからその入力を受取る。第１
図では６図を煩雑にしないためにインターフエース及び
制御ユニツト１０からの全ての制御接続が省略されてい
る。

インターフエース及び制御ユニツト１０は多重変換装置
１１及び１Ｖを制御し、メモリＲＡＭＩ，，ｌと累算器
１６の番地付けをし、回路の残りの構成部分の機能を同
期させる。その機能は、回路動作の説明中で明白になる
であろう。また、回路は２つのクロツクによつて刻時さ
れる。第１のククロツクはスイツチングシステムの正規
のビツト速度２．０４８ＭＨｚのクロツクであり、第２
のクロツクはその２倍でそれに同期したクロツクである
。第２のクロツクは、基本システムのタイムスロツトを
４つの区分に分割することができ、これによつて．１つ
のタイムスロツト内で、いくつかの連続動作を実行する
ことができる。更に，システムのフレーム同期クロツク
もある。この具体例のＰＣＭシステムの大体の特性は次
の通りである。

チヤンネル数・・・・・・３２ ビツト数／チヤンネル・・・・・・８（ＭＳＢは符号ヒ
ト）行号フオーマツト・・・・・圧伸されたＰＣＭ，μ
法（μ＝２５５）線形等価・・・・・・符号ビツトと小
数点ビツトを含む１４ビツト多重変換フオーマツト・・
・・・・等時性（さし込．まれた（Ｉｎｔｅｒｌｅａｖ
ｅｄ））ビツト速度・・・・・・２，０４８Ｍビツト／
秒第２図では，１つの直列ＰＣＭフレームは８つのビツ
ト群０〜７を有し、各ビツト群は３２個のタイムスロツ
トＯ〜３１を有している。

各チヤンネルのビツトは、会議回路内で並列に処理され
る。従つて、直列に等時ＰＣＭフレームを受取る間、入
力／出力メモリは各チヤンネルの８ビツトを処理用の１
つのタイムスロツトに表わさねばならない。これは６入
力／出力多重ビツトラツチ１２の出力から多重変換装置
１１及び１１′の入カへ、そしてこれの多重変換装置１
１及び１１′を通つて入力／出力メモリの入カへ至る多
重ビツト帰還路によつて達成される。チヤンネルのワー
ドビツトは演算メモリの出力部において並列に利用でき
、演算メモリのタイムスロツトを連続的に読み出すこと
によつてすべてのチヤンネルが１つのビツト群の期間（
ＰｅｒｉＯｄ）で出力される。これは，第２図に示され
ている。会議回路の１処理サイクルは８つの期間０〜７
を右し，その各々の期間中各チヤンネルは一度使用され
る。

実際には，１つのフレームの３つの期間だけが会議回路
において全てのチヤンネルを処理するために不可欠であ
る。要約すれば、１つの処理サイクルは次のように進行
する。期間０：動作なし 期間１：各タイムスロツト内の８ビツトＰＣＭチヤンネ
ルワードが線形化されてその会議に関連した累算器記憶
位置に加えられる （各加算の後、その和は累算器位置に再 記憶される）。

期間２：各タイムスロツトのＰＣＭワードか線形化され
その会議に関連した累算器記憶位置から引かれる。

その結果得られた１４ビツトはその初めの内容と置き換
わつて 演算メモリ内に部分的に記憶され、残り ６ビツトは付加メモリに記憶されるが， 累算器の内容は変わらない。

期間３：演算メモリ及び付加メモリの各チヤンネルの１
４線形ビツトは圧縮器内で圧縮ＰＣＭ形式に変換され、
前段階からの内 容に代わつて演算メモリへ記憶される。

期間４〜７：付加メモリと累算器はクリアされる。

フレームの最後（期間７のビツト３１）に入力／出力メ
モリは演算メモリになり．演算メモリは入力／出力メモ
リとなる。

上記サイクルの処理ルートは第１図の回路に示されてい
る。

演算メモリＲＡＭから始まり累算器１６で終る太い線で
示された接続は，期間１の処理に相当する。メモリＲＡ
Ｍ及びに終る２重線で示された接続によつて延長された
上記第１のルートは，期間２の処理に相当する。最後に
，破線で示された接続は期間３の処理に相当する。次に
第１図及び第３図を参照して会議回路の動作をより詳細
に説明する。回路はインターフエイス及び制御ユニツト
１０により供給されるＰＣＭ直列データの全フレームを
捕える。システムのＰＣＭハイウエイから抽出された各
チヤンネルは、会議に関連している。現在のシステムの
多重形式は等時性である（即ち、チヤンネルビツトはひ
とまとめにされているのではなくさし込まれている）の
で、チヤンネルの８ビツトは処理のために並列に使用さ
れるように再形成される。これがいかに達成されるかを
示すために、多重変換装置１１，１Ｖ及び関連したラツ
チ１２，１３とメモリＲＡＭＩ，との接続を機能上詳細
に図示している第３図について説明する。入力／出力メ
モリと演算メモリ（それぞれ第１図のＲＡＭＩ及びＲＡ
Ｍ）は．８ビツト・メモリで３２ワードとして構成され
ている。それらはタイムスロツト番号により番地付けさ
れ，タイムスロツトの第２の区分の間に読まれ第３の区
分の間に書かれる。この配置により、外部の多重変換装
置を必要とすることなく６メモリの出力の簡単な並列接
続が可能となる次に、ラツチ１２及び１３は読出しデー
タを必要な長さだけ保持する。第３図かられかるように
、データは斜めにされるので，タイムスロツトＹのビツ
ト位置Ｘから読まれたデータは同じタイムスロツトのビ
ツト位置Ｘ＋１に書き込まれる。ＲＡＭＩの入力部にお
けるビツト位置０，タイムスロツトＹは、直列ＲＣＭ入
力データの受信部である。一方．ＲＡＭＩの出力部のタ
イムスロツトＹのビツト位置７は６以前に（前のフレー
ムの間に）処理されたＰＣＭデータを直列に伝送する。
入力／出力メモリが演算メモリになる時にタイムスロツ
ト（即ちチヤンネル）の全８ビツトが並列にそのメモリ
の出力に現われるように、フレームの終りまでにデータ
は入／出力メモリ（第３図のＢＡＭＩ）内に並べられる
。従つて３２個のタイムスロツト（＝１ビツト群）に渡
つて演算メモリに一定間隔でパルスを送ることにより６
出力に各チヤンネル・サンプルが１度に生じる（読み出
しは非破壊的である）。第３図では，多重変換装置１１
及び１Ｖは機能的に１つのユニツトで図示されている。

破線は代りの作動形態を示し６この作動形態においては
６メモリＲＡＭＩが演算メモリにメモリＲＡＭが入／出
力メモリとして作動する。入力直列ＰＣＭデータの各フ
レームの終りに．即ちビツト群７のタイムスロツト３１
の終りに、多重変換装置１１及び１１′はそれらの代り
の位置に切換えられ、メモリＲＡＭＩ及びを相互に交換
する。前に説明したメモリＲＡＭｌ及びの読み出し配列
により、このような相互交換は出力では必要がない（即
ち，もし選ばれたメモリユニツトがそれを可能にするな
らば）。前のフレームで得られたデータは、現時点で演
算メモリＲＡＭでの処理に利用される。

ビツト群の期間１の間，タイムスロツトからの８ビツト
のチヤンネルワードは，タイムスロツトの第１区分の終
りに演算ラツチ１３に記憶される。このデータは．ＲＯ
Ｍ伸長器１４を番地付けし６この伸長器は小数点ビツト
と符号ビツトを含む１４ビツトの線形ワードを生じさせ
る。このような伸長器は技術的には公知であり，それに
必要なことは単一のクロツク操作で線形のワードを生じ
させることだけである。線形ワードは加算器１５内で累
算器１６の関連会議用の記憶位置の内容に加えられる。
加算の結果はタイムスロツトの第３の区分の終りに累算
器ラツチ１７に記憶される。新しい和は、次に累算器１
６の同じ位置に書き込まれる。すべてのタイムスロツト
の間、適当な会議記憶位置だけを読み／書き動作せしめ
る４ビツト会議番号母線によつて累算器が番地付けされ
ることに注意されたい。ビツト群の期間１の終りまでに
、累算器１６内の会議位置の各々には、その会議に参加
・しているチヤンネルの線形ワードの全合計が記憶され
る（累算器の記憶場所は，加算結果としての１４ビツト
以上のオーバーフローを調整するために．１６ビツト・
ワードの記憶容量を有している）。次のビツト群の期間
２では、加算の代りにチヤンネル・ワードが関連する会
議の合計から引かれる以外は上記の処理が繰り返される
。

減算は，出力として線形ワードの２の補数を（新しい番
地に応じて）生じさせるＲＯＭ伸長器１４への８ビツト
入力ワードの符号ビツトを変化させることによつて行な
われる。（最大桁である）符号ビツトの変化は、ビツト
群の期間２の間維持される制御装置１０からの命令によ
つて始められる。初めのワードの２の補数を、１を加え
た累算器１６の全会議ワードへ加えた結果は、全会議ワ
ードから初めのワードを引いた結果に等しい。減算結果
の８つの上位桁は、その位置の前の内容を消して演算メ
モリＲＡＭの同じタイムスロツト位置に書き込まれるが
、１４ビツトワードの残り６ビツトは付加メモリＲＡＭ
ｌの対応する位置に書き込まれる。

ビツト群の期間２の終りでは、メモリＲＡＭ及びｌは線
形会議ワードを含む。ビツト群の期間３の間，各タイム
スロツトではメモリＲＡＭ及びＩに記憶された１４ビツ
トの線形会議ワードが圧縮器１８によつて非線形形式（
即ち圧縮形）に変換される。この圧縮器も技術的に公知
であり、圧縮の機能は伸長器１４の場合のようにテーブ
ルによつて部分的又は全体的に達成される。ビツト群の
期間３の間、多重変換装置１９は６多重変換装置１１及
び１１′を圧縮器１８の出力部に接続する。次に，圧縮
された８ビツトのＰＣＭワードは，前に記憶された情報
を書き直すことにより演算メモリＲＡＭに記憶される。
このようにして、ビツト群の期間３の終りにＰＣＭワー
ドの処理か終る。次の期間中に累算器６がクリアされる
。ビツト群の期間７の終り、即ちフレームの終りに、多
重変換装置１１及び１ＶはメモリＲＡＭＩ及びＨを交換
するインターフエース及び制御ユニツト１０からの命令
により切換えられる。

処理の全周期は、新しいフレームの度に繰り返される。
前述のように、会議に関連していないタイムスロツトの
全ては、インターフエース及び制御ユニツト１０により
会議番号０を割当てられる。これらのチヤンネルの期間
，これは単に累算器１６の番地付けをしないことにより
達成されるので．４つの番地付ビツトはすべてＯである
。これらの同じタイムスロツトの間，圧縮器１８の出力
はＯにされるので，メモリＲＡＭはこれらのタイムスロ
ツト位置にはデータを全く含まない。勿論、使用されな
いタイムスロツトの期間、ヂータの抑制は回路内の他の
どの適当な個所で行なうことができる。実際、インター
フエース及び制御回路１０それ自体は、会議に参加して
いるそれらのタイムスロツトでのみＰＣＭハイウエイに
接続される。会議回路を用いるシステムのため、１つ或
いはそれ以上のタイムスロツト分だけ入力／出力多重ビ
ツトラツチ１２からの直列ＰＣＭ出力を遅延させること
が必要である。これは、インターフエイス及び制御ユニ
ツト１０に一体にできる遅延メモリにより達成される。
実際の制限は単一の会議の会議出席者の数を限定するこ
とであると先に述べた。

このような制限は，会議出席者ステーシヨンのライン回
路でのトランス・ハイブリツド（Ｔｒａｎｓ−Ｈｙｂｒ
ｉｄ）損失である。しかし６動作が不可となる会議出席
者の明確な制限数はない。幾つかの制限（トランス・ハ
イブリツド損失，過負荷等）を緩和する１つの方法は６
会議出席者数が所定数を越えたとき減衰を生じさせるこ
とである。これは６減衰がない線形ワード及び減衰があ
る線形ワードを発生させることができる６＋分な記憶容
量を有するＲＯＭ伸長器１４を用いることにより実現で
きる。１つの会議当り６名乃至１２名の会議参加者に対
しては、６ｄＢの減衰量が適当であることがわかつてい
る。

インターフエース及び制御ユニツト１０から１ビツト命
令が，減衰されていない線形ワード或いは６ｄＢ減衰の
ある線形ワードが回収されるべきかをＲＯＭ伸長器１４
に命令するに十分である。線形ワードの両方の組（１つ
の２５６の可能番地に相当する２つ）は、勿論ＲＯＭ伸
長器１４に永久に記憶される。会議方式回路は，公衆ア
ドレス・モード（Ｐｕｂ−１１ｃａｄｄｒｅｓｓｍ０ｄ
ｅ）で用いてもよい。

話し手のの期間、ＲＯＭ伸長器１４の出力を論理１にす
る制御ユニツト１０からの１ビツト命令により達成され
る。加算器１５の最低次桁上がりも論理１にされる。そ
れにより６話し手のワードは累算器１６の会議位置内で
変化しない。この操作は，次の例に示されている。累算
器１６の話し手 従つて、話し手のワードのみが聴き手に到達する。

【図面の簡単な説明】

第１図は．本発明に従う会議電話回路のプロツク図。 第２図は６第１図の回路の種々の点におけるＰＣＭフレ
ームの副周期の関係を示す図。第３図は，機能が詳細に
示された第１図の回路の一部を示す図。１０・・・・・
・インターフエース及び制御ユニツト，１１，１１′，
１９・・・・・・多重変換装置，１２・・・・・・入力
／出力多重ビツトラツチ、１３・・・・・・演算ラツチ
．１４・・・・・・読み出し専用メモリ（ＲＯＭ）伸長
器、１５・・・・・・加算器、１６・・・・・・累算器
．１７・・・・・・累算器ラツチ、１８・・・・・・圧
縮器。

Claims (1)

1. 【特許請求の範囲】 １ 入りフレームを構成する個々のタイムスロツト内に
   配置されているパルス符号変調された音声信号の入りフ
   レームで各々が少なくとも３つの所定のチャンネル間で
   行なわれる複数の会議を同時に実現する装置であつて；
   各々が該入りフレームを受け入れて記憶し、一方が該入
   りフレームを受け入れるのと同時にその予め記憶された
   内容を伝送し、他方が記憶された情報の処理と該処理の
   結果の記憶とを行なう演算処理手段１５、１６、１７と
   協働するようになつている２つの相互交換可能な記憶手
   段ＲＡＭ I 、ＲＡＭIIを具備し、該２つの相互交換可
   能な記憶手段と該演算処理手段とが内部動作の刻時、開
   始及び終了のためのタイミング及び制御手段１０に応答
   し、該動作の開始及び終了が該入りフレームの各々の実
   質的に終りに該２つの相互交換可能な記憶手段を相互交
   換せしめることを含むことを特徴とする装置。 ２ 該タイミング及び制御手段が所定のチャンネルの各
   数を１つの会議に関連づける変更可能なメモリ１６を備
   えていることを特徴とする特許請求の範囲第１項記載の
   装置。 ３ 情報に応答する該演算処理手段が所定のチャンネル
   の各数を１つの会議に関連づけるようになつていること
   を特徴とする特許請求の範囲第１項記載の装置。 ４ 該演算処理手段が、２つの２進線形ＰＣＭワードを
   加算する並列２進加算器１５と、各々が所定の最小数ビ
   ットの線形ＰＣＭワードを受け入れて記憶するようにな
   つている複数の分離した記憶位置を有する番地付け可能
   なメモリ１６を備え、該番地付け可能なメモリが、その
   会議に関連したチャンネルを処理する間に会議番地まで
   該制御手段によつて番地付けされるようになつているこ
   とを特徴とする特許請求の範囲第１項記載の装置。