JPS59181797A - Line concentrating and distributing system - Google Patents
Line concentrating and distributing systemInfo
- Publication number
- JPS59181797A JPS59181797A JP5377183A JP5377183A JPS59181797A JP S59181797 A JPS59181797 A JP S59181797A JP 5377183 A JP5377183 A JP 5377183A JP 5377183 A JP5377183 A JP 5377183A JP S59181797 A JPS59181797 A JP S59181797A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- line
- collision
- distribution
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Sub-Exchange Stations And Push- Button Telephones (AREA)
Abstract
Description
この発明は以上の欠点を除去し、柔軟な集線分配方式を
提供することを目的とする。
〔発明の概要〕
この発明は中実装置及び集線分配端末とから成る。il
l!j背は一対の伝送路とにより接続さオtでいる3つ
中実装置は伝送路を介して集、腺分配端釆から送らノ1
.た信号を受信する第1の受信手段と、この受信手段に
エリ受信さえした信号を伝送路に送出する第Jの送信手
段とを含む。
更に、第1の受信手段にエリ受信されるイ言−じの間q
、)衝突を検出する衝突検出手段と、この衝突検出手段
により信号間の衝突が検出されたなら、前述の第1の送
信手段により送出される信号のタイミングを側脚する制
御手段金倉む。
集録分配Q:IA末は中実装置の第1の送信手段からの
信号を受信する第2の受信手段と、この第2の受信手段
にLり受信された信号を伝送路に送出する第2の送信手
段を含む。
すなわち「P実装置において、衝突を検出し、この結果
に基づいて集線分配端末への信号の送出ター(ミンクを
補正するものである。
〔発明の効果〕
この発明では中火装置において、衝突を検出し、この検
出結果に応じて中火装置から各集線分配端末への信号の
送出時間を変化させているので、各集線分配端末から東
線分配装置へ向かう1言号間に衝突はなくなっていく。
しかもこび)制御は、信号の衝突にのみ依存しており、
集線分配端末の接、恍位置ては限定さn、ない。
このようにこの発明によると、集7腺分配端末り接続位
置、数によらず1.衝突のないシステムを構成すること
ができる。
〔発明の実施例〕
この発明の好ましい実施例を図面((基づいて説明する
。
第3図はこの実施例に係わるシステムを示す。
このシステムは中実装置41.集線分配装置43、端末
機器45とから成る。中火装置41は集線伝送路472
分配伝送路49が出ている。
これらの伝送路47.49に集線分配装置43が接続さ
れている。特許請求の範囲での集線分配端末とは、]つ
の集線分配装置41及びこれに接続された少なくとも1
つの端末機W 45とがら成る手1斐を゛さす。
以下の説「す]の都合上、伝送路47.49にはA、
、 n 、 C、pという4つの集線分配装置43が接
84シさ才t−Cいるとする。但し、Aという集線分配
装置43番11伝送路47.49上で、中実装置4ノ(
正確には後述するような中実装置4)内の送端器、受1
言器)から最も遠い端(以下遠・准:点と呼ぶ)に接続
されているとする。Dという東線分配装置43は、伝送
路47.49上C中実装置41(上と同様)から最も近
い端(以下近端点と呼ぶ。)に接続されているとする。
B +’ CはこのJi番で遠端点及び近端点との1t
1)でJi;、続されているものとする。
このような中実装置41と複数の東線分配・装置43と
の間では一対の伝送路47.49を介してイ言弓の送受
を行う。これは時分割多重によ−”) ’(実現さλす
る。すなわち、1フレー)・カニ集線分配装置43数に
等しいワードによって形成される。
例えば、分配伝送路49上では第9図(a)に示される
ように1フレームの471号が形成される。
同期イ言号部SOj とデータ信号部分DOi と
から成るワード(Ti号が、集線分配装置43の数だけ
時分割で1フレームを形成している。
この実施例の中火装置41”’Cは集線伝送路47上の
イ8号同士が中実装置41へ入力する際に、衝突又はス
ペースオーバーであるか全検出して各東線分配装置・f
3への信号を送出するタイミングを制御している。
まず、中火装置4)について第4図を用いて詳細に説明
する。
中実装置41は受信器5ノと、制t111〜35−3と
、文換機109と、多重化回路57と込信ン359とを
含む。
東線伝送路47上の信号は、受信器5ノに入力する。東
線伝送路47上では各集線分配装置43から中実装置4
1へ向かう信号が時分割多重さnでいる。これらの信号
に対して1ま鍾々の符号化、変調方式が施される。この
実施例では伝送路J7,39上の信号に対し、ダイ・フ
ェーズ符号化が施されている。
ダイ・フェーズ符号とは、2進「0」に対応してタイム
スロットの中央でのレベル変化により表現する。例えば
、タイムスロットの中央で0レベルからルベルへ、又は
ルベルからOレベルと変化させることによって表わす。
2M(jr’liをタイムスロット全域でレベル変化が
ないことによって表現する。例えば0レベルのまま例え
ばルベルのままの信号によって表わす。又、タイムスロ
ットの切れ目では必らずレベル変化がある。更に、符号
化を施す信号がない時間領域では出力信号が0レベルに
保持されているものとする。
今、i−0101−1L 0010 jという信号列を
時刻t、乃至Ln において、集線伝送路47を介し
て中実装置4)へ伝送するとする。これらの信号に、ダ
イフェーズ符号が施されると、第5図(b)に示される
波形となる。同図(a)はタイムスロットの切れ目を表
わしている。
受信器51は、この工うなダイフェーズ符号が施された
信号を原情報に変換し、論理レベルに変換する。
変換された信号(1受信器5)の出力信号)及び変換前
の信号(受信器51への入力信号)は共に制御部5−3
に入力する。
制御部53’kJ検出部61と遅延時間設定部6−3と
から成る。検出部6−1は受信器5ノへの入力信号より
集線伝送路47」二での信号間の衝突スペースオーバー
を検出する。又、受信器51の出力信号より、衝突、ス
ペースオーバーが生じた信号がどの集線分配装置43か
らの信号であるかを検出する。これらの検出結果に応じ
て遅延時間設定部6−3での遅延時間量を各集線分配装
置43へ向かう信号iσに設定する。
遅延時間設定部(3では各集線分配装置43へ向かって
中実装置41から送信される信号の出力のタイミングを
調整する。
検出部6−1は同期信号検出回路6−5と衝突検出回路
67と信号間スペースオーバー検出回路69と可変遅延
制御回路71とから成る。
同期[1)号検出回路65には、受信器5ノの出力(:
]コ’ ”+’が入力さA1、る。この信号は例えば、
第2(ン1(b)、(・二) 、 (d)にジLされる
↓うに同ル]信号部分SJi とデータ信号部DIi
(但し)はa、b。
t 、 dのどJlか)とから成る。前述のように同期
(i)号部分S I a はノ〜という集線分配装置
43から中実装1置4ノへ向か)信号であることをボし
ている。同期信写検Bi回路65では、この同期(R吋
部分SIa を検、出し、可変遅延制御回路7)及び
分配回路IQ7に知らせる。
−力、衝突検出回路6ノ、信号[1o“13スベ一ヌオ
ーバー検出回路69には受信器51への入力信号が入力
さ、1]、る。受信器51への入力信号は、ダイフェー
ズ符号が施されており、第6 NZI(b)K示される
波形となっている。この(+j号の特徴として、有意な
451号が伝送される際には必らずIM流酸成分発/4
:する点である。
このような特性を有する信号が2つの東線分配装置4.
9から発生するとする。第5図(d) 、 (e)に示
される信号が発生し、集線伝送路47に送て少なくとも
受信器51に入力する際には、第5図(f)に示される
波形となる。すなわち、一部で):12つの信号の間に
重なり合い(衝突)が生じている。当然直流減分も増大
している。
検出回路67.69は、このような性質を用いている。
衝突検出回路67は、低域通過フィルタ(以下LPFと
略す。)73と第1の比較器75と、第1のモノマルチ
バイブレータ−77とから成る。信号間スペースオーバ
ー検出回路69はm」述のLPF7.3を共有し、第2
及び第3の比較器79.82と、タイマ83と第2のモ
ノマルチバイブレータ−85とから成る。
集線伝送路47から第5図(f)に示される工うな信号
がLPF′73に入力する。この入力に対し、LPF7
3からに4..5図(g)に圧される信号が圧力される
。この信号は第1及び第2の比較器75゜79に入力す
る。
第1の比較器75では第1の閾値SH2が設定される。
この閾値SH7は1つの信号による1G流4分のR%
林、f Dに対して1.5Dと設定する。第1の比・咬
器75 ’Cは入カイ菖号が第1の閾値S H7より大
きいとき、信号「1」を出力する。それ」ヌクトの時θ
ノ出力は信号r O−1である。
ゴーなわら、中火装置54.tへ入力する信号間に衝突
、が生じると各々の信号が直流分を有していることがら
LJ’F73の出力1・、i衝突がないj易台に比べ、
約2倍になる。したがって、衝突が生じると第1の比較
器75の出力は「1」となる。
このような第1の比較器75の出力は第1のモノマルチ
バイブレーク72に入力される。第1の比較’jut
75の出力が信号「1」であると、第1のモノマルチバ
イブレーク−77はセットされ、所定のバルヌ信号を出
力する。これが衝突検出イ^号87である。第1の比較
器75の出力r OJ K ptしては第1のモノマル
チバイブレーク−77の出力もrOJである。
−力、L P F 73の出力は第2の比較器79にも
久方さオしる。第2の比較器79では第2の閾値S )
T 2が設定される。この閾値SH2は0.5Dと設定
する。第2の比較器79は第1の比較器75とは異なり
、L!’F73からの信号が第2の閾値よりも小さいと
き信号「1畳を出力する。
嬉2の比較器79の出力はタイマR3に入力する。第2
の比較器79の、′J2力が信号[1」であるときだt
it 、このタイ283は1乍動し、その割The object of the present invention is to eliminate the above-mentioned drawbacks and provide a flexible line concentration and distribution system. [Summary of the Invention] This invention consists of a solid device and a concentrator and distribution terminal. il
l! The back is connected by a pair of transmission lines, and the three solid devices are collected via the transmission line and sent from the gland distribution terminal.
.. The J-th transmitting means includes a first receiving means for receiving the signal received by the receiving means, and a J-th transmitting means for transmitting the signal received by the receiving means to the transmission path. Furthermore, the interval q between the first words received by the first receiving means
,) a collision detection means for detecting a collision, and a control means for controlling the timing of the signal sent by the first transmission means when a collision between signals is detected by the collision detection means. Acquisition/distribution Q: The IA terminal has a second receiving means that receives the signal from the first transmitting means of the solid device, and a second receiving means that sends the signal received by the second receiving means to the transmission path. including means for transmitting. In other words, "In the P actual device, a collision is detected, and based on this result, a signal is sent to the concentration distribution terminal (mink is corrected.) Since the transmission time of the signal from the medium fire device to each concentration distribution terminal is changed according to the detection result, there is no collision between one word going from each concentration distribution terminal to the east distribution device. (Moreover, the control depends only on the collision of signals,
There are no restrictions on the connection or location of the line distribution terminal. As described above, according to the present invention, regardless of the connection position or number of the seven gland distribution terminals, 1. A collision-free system can be constructed. [Embodiments of the Invention] A preferred embodiment of the present invention will be described based on the drawings. Fig. 3 shows a system according to this embodiment. The medium fire device 41 includes a concentrator transmission line 472.
A distribution transmission line 49 is exposed. A line concentrator and distributor 43 is connected to these transmission lines 47 and 49. The line concentration and distribution terminal in the claims refers to two line concentration and distribution devices 41 and at least one line concentration and distribution device 41 connected thereto.
He points at the hand, which consists of two terminals W45. For the sake of the following theory "S", the transmission line 47.49 has A,
, n, C, and p are connected to each other by 84 times. However, on the transmission line 47.49 of concentrator/distributor No. 43 and No. 11 of A, solid device 4 (
To be more precise, the transmitter and receiver 1 in the solid device 4) as described later.
It is assumed that it is connected to the farthest end (hereinafter referred to as far/junior point) from the end point. It is assumed that the east line distribution device 43 named D is connected to the end (hereinafter referred to as the near end point) closest to the C solid device 41 (same as above) on the transmission line 47.49. B +' C is 1t between the far end point and the near end point in this Ji number
In 1), it is assumed that Ji; is continued. Messages are sent and received between the solid device 41 and the plurality of east line distribution devices 43 via a pair of transmission lines 47 and 49. This is formed by time-division multiplexing by words equal to the number of concentrators and distributors 43. For example, on the distribution transmission line 49, ), one frame of number 471 is formed. Words (Ti) consisting of a synchronization signal part SOj and a data signal part DOi form one frame in a time-division manner as many times as there are line concentrators and distributors 43. The medium fire device 41"'C of this embodiment detects whether there is a collision or space over when No. 8 on the concentrator transmission line 47 inputs each other to the solid device 41, and sends each east Line distribution device/f
Controls the timing of sending signals to 3. First, the medium heat device 4) will be explained in detail using FIG. 4. The solid device 41 includes a receiver 5, controllers t111 to 35-3, a text exchanger 109, a multiplexing circuit 57, and a receiving signal 359. The signal on the east line transmission line 47 is input to the receiver 5. On the east line transmission line 47, from each concentrator distribution device 43 to the solid device 4
1 is time-division multiplexed n. These signals are subjected to one or more encoding and modulation methods. In this embodiment, signals on transmission lines J7 and 39 are subjected to die-phase encoding. A die-phase code is expressed by a level change at the center of a time slot, corresponding to a binary "0". For example, it is represented by changing from level 0 to level 0 or level level 0 to level 0 at the center of the time slot. 2M(jr'li is expressed by no level change over the entire time slot.For example, it is expressed by a signal that remains at 0 level, for example, a level.Also, there is always a level change at the break of the time slot.Furthermore, It is assumed that the output signal is held at the 0 level in the time domain where there is no signal to be encoded.Now, the signal sequence i-0101-1L0010j is transmitted through the concentrator transmission line 47 from time t to Ln. Suppose that the data is transmitted to the solid device 4). When a diphase code is applied to these signals, the waveform shown in FIG. 5(b) is obtained. FIG. 5(a) shows the breaks in time slots. The receiver 51 converts this artificially diphase coded signal into original information and converts it into a logic level. Both the converted signal (output signal of one receiver 5) and the unconverted signal (input signal to the receiver 51) are sent to the control unit 5-3.
Enter. The control section 53' consists of a kJ detection section 61 and a delay time setting section 6-3. The detection unit 6-1 detects a collision space over between signals on the concentrator transmission line 47'' from the input signal to the receiver 5. Further, from the output signal of the receiver 51, it is detected from which concentrator/distributor 43 the signal in which the collision or space over occurred is coming from. Depending on these detection results, the delay time setting section 6-3 sets the amount of delay time to the signal iσ directed to each line concentrator/distributor 43. The delay time setting unit (3 adjusts the output timing of the signal transmitted from the solid device 41 to each line concentrator/distributor 43. The detection unit 6-1 includes a synchronization signal detection circuit 6-5 and a collision detection circuit 67. , an inter-signal space over detection circuit 69, and a variable delay control circuit 71.The synchronization [1) signal detection circuit 65 includes the output of the receiver 5 (:
]K'"+" is input A1.This signal is, for example,
2nd signal section SJi and data signal section DIi
(However) are a and b. t, d, Jl?). As mentioned above, the synchronization (i) part S I a is a signal from the line concentrator/distributor 43 to the middle mounts 1 and 4. The synchronization signal copying detection Bi circuit 65 detects and outputs this synchronization (R x portion SIa) and notifies it to the variable delay control circuit 7 and the distribution circuit IQ7. - The input signal to the receiver 51 is input to the collision detection circuit 69, and the input signal to the receiver 51 is input to the input signal to the receiver 51. has been applied, resulting in the waveform shown in No. 6 NZI(b)K.As a feature of this (+j No. 451), when a significant No.
: This is the point. A signal having such characteristics is transmitted to two east line distribution devices 4.
Suppose that it occurs from 9. When the signals shown in FIGS. 5(d) and 5(e) are generated, sent to the concentrator transmission line 47, and inputted to at least the receiver 51, they have the waveforms shown in FIG. 5(f). That is, in some cases): overlap (collision) has occurred between the 12 signals. Naturally, the DC decrement is also increasing. The detection circuits 67 and 69 use such characteristics. The collision detection circuit 67 includes a low-pass filter (hereinafter abbreviated as LPF) 73, a first comparator 75, and a first mono-multivibrator 77. The inter-signal space over detection circuit 69 shares the LPF 7.3 described in "m", and the second
and a third comparator 79, 82, a timer 83, and a second mono-multivibrator 85. The signal shown in FIG. 5(f) is input from the concentrator transmission line 47 to the LPF'73. For this input, LPF7
From 3 to 4. .. The signal shown in Figure 5 (g) is pressed. This signal is input to the first and second comparators 75.79. In the first comparator 75, a first threshold SH2 is set. This threshold value SH7 is R% for 4 minutes of 1G flow due to one signal.
Hayashi, set 1.5D for fD. The first ratio/articulation device 75'C outputs a signal "1" when the input signal is larger than the first threshold value SH7. That's the time of Nukt θ
The output is the signal rO-1. Go, medium heat device 54. When a collision occurs between the signals input to t, each signal has a DC component, so the output of LJ'F73 is 1.
It will be about twice as large. Therefore, when a collision occurs, the output of the first comparator 75 becomes "1". The output of the first comparator 75 is input to the first mono-multi-by-break 72. 1st comparison 'jut
When the output of 75 is a signal "1", the first mono multi-by-break 77 is set and outputs a predetermined Varne signal. This is collision detection number 87. The output r OJ K pt of the first comparator 75 is also rOJ. - The output of the LPF 73 is also sent to the second comparator 79. In the second comparator 79, the second threshold value S)
T2 is set. This threshold value SH2 is set to 0.5D. The second comparator 79 differs from the first comparator 75 in that L! When the signal from F73 is smaller than the second threshold, the signal "1 tatami" is output.
When the 'J2 force of the comparator 79 of t is the signal [1]
It, this tie 283 moves 1, and the percentage
【!内容を
tiA力する。すなわち、LPF7.(の出力が第2の
1詞値S H2J−りも小さいときの時間がタイマ83
から出力される。LPF73の出力が第2の閾値S H
2よりも/J−さい状態と11.2つの伯1づの間に衝
突5重/。Vり合いがないことを示す。Zoい換えると
2つの信号の111]にg=白(スペース)が生じ°C
いることを示す。
さて、このような情報を相持したイを号が第3の比軟器
81に入力する。この第3の比較器8ノでは、第3の&
d値Sm が設定される。第3の閾値Sm よりも入
力が太きいと第3の比較?38ノからの出力が「i」と
なる。第3のil (v&Sm は信号間のスペースと
して許容される最大のG−である。これば伝送効率のL
lかl)規定される。すなわち、信号間でスペースが空
きすぎると、信号間で衝突は生じないことは確かだが、
伝送効率が悪くなる。
第3の比較器81の出力は第2のモノマルチバイブレー
タ−85に入力する。第3の比較器81の出力が[]」
のとき、第2のモノマルチバイブレータ−85はセット
される。すなわち、出力89が所定のパルス信号となる
。これがスペースオーバー検出信号である。
このようにして得られた衝突検出信号87゜スペースオ
ーバー検出信号89は同期信号検出回路と共に可変遅延
制御回路71に入力される。
可変遅延制御回路71は第7図に示されるように記憶装
置91と記憶内容書換え回路92と復号回路93とアン
ド回路95a乃至95d。
96a乃至96dと第1乃至第4の可逆カウンタ97,
99,101,103とを含む。可逆カウンタ97,9
9,101,103の出力がこの可変遅延制御回路7ノ
の出力に対応している。
記憶装置91には同期信号検出回路105の出力が入力
する。記憶装置91の内容は復号回路93に入力される
。復号回路93は4個の出力105a乃至105 d<
翁している。この出力105a乃至105dは、衝突検
出信号87と共にアンド回路95a乃至95dに入力し
、スペースオーバー検出信号89と記憶内容書換回路9
2にも入力する。この記憶内容書換回路92は記憶装置
91に制御を行う。共にアンド回路96a乃至96 d
に入力する。又、衝突検出信号−87はアンド回路95
a乃至95dの出力は第1乃至第4の可逆カウンタ97
乃至103のアップカウント端子に入力する。アンド回
路96h乃至96dの出力は第1乃至第4の可逆カウン
タ97乃至103のダウンカウント端子に入力する。第
1の可逆カウンタ97.アンド回路95a、96aが一
対となって中実装置4ノからAという集線分配装置43
へ向かうワード信号の発生時間に対する制御信号をつく
る0更に詳しく説明する。記憶装置91には同期イ5;
ツ検知回路65にL−)で同期信号検出信号が検知され
る何にこの信号が入力する。この信号(,1ワー ド番
号を示し、どの集線分配装置43がらの(Mi :、
、Cあろかを示し′Cいる。
この、J:うな記憶装置91の記憶内容が復号回路93
に入力する。c号回路93ν」記憶装置91がらのイ1
−)号に対し、この信号の表わすワードの次のワードに
対応する45号を出力する。この復号回路93け中実製
筒4Iの送信器59から分配伝送路491てw力さfる
1ンンーノ・内のワードの順序を情報として有している
。この実施例では第9図(a)に示さAするlうなフレ
ームイh1成てあり、WOa 、 WOb 、 WOc
、 WOd というl1j2序である。(ここで添
字はその信号が向かう集線分配装M43も表わしている
。)但し、同期括り検知回路65では、集線伝送路47
がら中実装i74.7へ入力する信号に対して処理が施
されることには注意を要する。
例えば、同期信号検知回路65で同期信号部分SIb
が検知されたならBという番号を表わすイ言号が記憶
装置9ノに一旦記蘂さnる。そしてこのBという情報が
復号回路93((、cっでり号される。そして出力とし
てBの次のCに対応4ビた信号が出力される。この実施
例では復号回路93の出力105Cのみか「1」となり
、池は「0」となる。出力105aはAの、出力i o
5b (f−jBの、出力105 cl′;l’、
Cの、出力lθ5dはDの集線分配装置43に対応して
いる。
この↓うに同期信号検知回路65によって検知された番
号ではなく、次の番号に対応した信号を出力するのはこ
の実施例での制(卸の方法に基づいている。2つの信号
が衝突又はスペースオーバーとなった際(では、2つの
信号のうち少なくとも一方を制伯jし、時間軸で移・肋
させればよい。この実施列ではこのとき、絶えず後ろの
信号を制御しようとするものである。これについては後
述する。
一方、衝突検出信号87と復号回路93の出力105a
乃至105dとは共にアンド回路95a乃至95dの入
力となるので、衝突が生じたワ−ド力1のう弓後のワー
ドに対応するアンド回路9,5a乃’(:j、 95
dの出力が「1」となる。このアンド11・i路9.5
a乃至95dの出力は第1乃至與″乙4の11」通力
!ンンタ97,99,101,103の内容をカラン)
・アップしてい乙。
i司イ須に、スペーススー〜バーイ3号89ど復胃回路
93の出力1 r) 5 a乃至106dとは共にアン
ド凹路96a乃至96dの入力となり、ワード間のスペ
ースが余剰になったとき、後のワードに対応するアンド
回路95a乃至96dの出力が1−1」となる。このア
ンド回路96a乃至96dの出力はfit乃至第4の可
逆カウンタ97゜99.101,103の内容をカウン
トダウンし“Cいく。
ここで、記憶内容書換回路92の機能について説明する
。2つのワードの衝突を考えれば容易にわかることであ
るが、衝突が生じると後のワードの先頭に位置する同期
信号成分SIi と前のワードのデータ信号成分とが
重なり自ってしまい、当該同期信号成分SIi は検
出されない。そこで衝突検出信号87が「1−」から「
O」に変化するのに記′Lぐ内容、置換[i、!l回路
2か倹1□−[;ツーる。そして、記憶装jhf 91
の内容を12き換える。
しかも記憶装置9)に記憶さJ′シているワード番号の
次の・ワード届号に書き換える。ワードの順番とはフレ
ーム内のワ〜 ドのi味香である。
又、後述するように第1乃至第4の可逆カウンタ97,
99,101,103の記憶同容が遅延時間設定部(、
′Vに供給され、遅延時間設定部6−3への制御伝号と
なる。この実施例での第1乃至第4の可逆カウンタ9/
、!ン9,101゜103の一カシよ各々4ビツトと3
−る。
一方、受イM器51の出力は分配回路107に入力する
。この時、分配回路107は同期信号検知回路65から
供給される]司期検出イ―号を基にして、受信器51の
出力である集線分配装置43からの信号を分離して交換
1灸109へ送出する。
交換機109では更に東線分配装置43に接続された端
末(例えば直話)−ioの信号にまで分解し、ダ換動作
を行う。この動作の後、各集線分配装置43へ向かう信
号をまとめる。そしてAという集線分配装置43へ向か
う信号111a。
Y(という集線分配装置室43へ向かう信号11 l
b。
Cという集線分配装置43へ向かう(m号111 c。
■〕という集線分配装置43へ向がう信号111dを出
力する。
こわ、らの信号は制御部5−3の遅延時間設定部[3に
供給さ、1する。遅延時間設定部6−3は各々の東線分
配装置43に対応し設けられ集線分配装置43へ向かう
信号毎に遅延時間を設定している。具体的には信号11
1&乃至111d毎に151定遅延回路113a乃至1
13d及び可紋遅延回路115EL乃至115dが設け
られている。
固定遅延回路113jL乃至113dは入力信号に一定
の遅延時間を与えて出力するものである。
この遅延時間は中実装置41と各集線分配装置43との
伝送路47.49上の距離を考慮することが好ましいが
、必ずそうしなければならないという必要 この固
定遅延回路113a乃至113dは単に信号111a乃
至111dの送出順序を定めているに過き゛ない。
この実施例では、4個の東線分配装置43が伝送路47
.49の遠端点から近端点へA、B。
C,Dの順序で配置されている。〒央% Q741から
Aの集線分配装置ii 43−\信号を伝送するのに要
する時間(伝送遅延は含まない)がta。
Bへはtb 、Cへはtc、の時間だけ要するとする。
Dは近端点に接続さJtでいるので、D−。
伝送するのに要する時間は考慮しなくともよい。
こ−の実施例では固定遅延回路113a乃至113dで
の遅延時間は零、 ta、ta+tb、 t、+Jt、
+tcを設定しておく。集線分配装置43の配置を等間
隔で行うと、固定遅延回路113a乃至113dでの遅
延時間は、Q、tω 2 t−、’713 tω(tω
は1ワードを伝送するのに裏する時間である)と−なる
。
このような固定遅−延回路113a乃至11 、? d
に工っで所定の遅延時間を乃えらrした出力119a乃
至119dはそれぞれ可変遅延回路115g乃至115
dにfU、給さA、る。可変遅延回路IJ5a乃至11
5dはO乃至15Δ(Δは可変遅延回路の遅延時間を・
変える最小単位)の11県を遅延時間を設定できるもの
と−fる。この遅延時間は前述の第1乃至第4の可逆カ
ウンタ97,99,101゜103の出力によって制御
される。可逆カウンタ97,99,101 、103の
出力は受信器5ノに入力する信号の衝突、スペースメー
バーが反映された信号であることは留意すべきであるQ
可変遅延回路115aは第9図に示されるように複数の
シフトレジスタ117a、117b、117c117d
を含む。固定遅延回路113aの出力119gは8段の
シフトレジスタ117a及び第1のアンド−オアー回路
121aに入力される。第1のアンド−オアー回路12
1aには、第1の可逆カウンタ97の4ビツト出力のう
ち最上位ビットの信号Q8が入力さiLる。
第1のアンド−オアー回路121aの出力は4段のシフ
トレジスタ1xybK入力する。このシフトレジスタ1
17bの出力は第1の可逆カウンタ97の4ビツトの出
力中、第2位のビット22のイ言号Q4及び8段のシフ
トレジスタ112aの出力と共に第2のアンド−オアー
回路1271) j/j入力する。
第2のアンド−オアー1司路121bの出力は2段のシ
フトレジスタ117cに入力する。2段のシフトレジス
タ117cの出力は第1の可逆カウンタ97の4ビツト
の出力中、第3位のビット2′の信号Q2及び4段のシ
フトレジスタ117bの出力と共((第3のアンド−オ
アー回路12 J c、 に入力する。
第3のアンド−オアー回路121cの出力は、1段のシ
フトレジスタ117dに入力する。このシフトレジスタ
117dの出力は、第1の可逆レジスタ97の3藍下位
ビット2θの信号Q〕及び2段のシフトレジスタノ17
’dの出力と共に第4のアンド−オアー回路121dに
入力する。第4のアンド−オアー回路121dの出力は
可変遅延回路1ノ5aの出力となる。
次に7゛ンド一オアー回路121a乃至122aについ
ご説明する1、これらの構成はi略同−であって、アン
ド回路12.? 、 J 25 、、オアー回路127
を含む。第1のアンド回路121a″Cは、アンド回路
123に固定遅延回路1.1り&からの信号119gジ
びインバータ1299を介したイ昂号Q8.が供給さ几
る。アンド回路125には8段のシフトレジスタ117
8の出力及び4ノ号Q8が入力する。アンド回路123
,125の出力は共にオア回路127に入力する。オア
回路127のa1力がアンド−オアー回路121&の出
力Cある0
他の′アンドーオアー回路121b乃至121dではア
ンド回路123への入力が、前々段のシフトレジスタ1
17a、117b、117cの出力であるO
このように可変遅延回路115p、f構成すると、可逆
カウンタ97の4ビツト出力において、「1」の信号が
入力したシフトレジスタ11フa乃至117 +iの蚕
を入力信号I J 99.が通過する。
従って、可逆カウンタ97の内容によ−)でシフトレジ
スタの総合段数が変化し、遅延時間が変化する。。
このような可変遅延回路115a乃至115dがらの信
号が多重化回路57に供給される。多重化回路5711
供給さJl、た信号に対し同期信号部分So1 を付し
て時分割多重化を行う。Tなわち、所定の順序で各ワー
ドを並列し、1フレームを構成する。多重化回路57か
らの出力には衝突はない。
次に集線分配装置43について説明する。集線分配装置
43け第11図に尽されるように、分配伝送路49を介
して甲実装置4ノから送ら4る信号を受信器131で受
ける。受イ3器131)−J例えば、ダイフコニーズ符
号が施された(3号を二輪理レベルに変換する。
受信器13)の出力は、分配回路133及び同期信号検
出回路135に供給される。同期信号検出回路135は
論理レベルに変換された信号、この信号は複数のワード
からなるフレーム全形成している。の中から前述の同期
信号部分SOi を検出する。検出された同期信号部
分Sot が当該集線分配装置43の番号と一致した
とき、この信号は中火装置41から当該集線分配装置・
13へ送出さrtたものであると判断される。そこで、
同期信号検出回路135はこの検出結果を分配口M13
3に知らせる。
分配回路133では、この検出結果に対応して受信器1
31の出力に対して以下の処理を施し、出力する。すな
わち、中実装置43がら当該集線分配装置43へ送られ
た信号のデータ信号部分DOi に対して各端末45
毎の信号に分離する処理を施す。
データ信号部分DO4は更に、端末45数に対応して時
分割多重されており、これらの信号を各端末45!by
に分離する。又、分配回路133の出力はディジタル信
号であり、端末45が電話の場合、端末インターフェー
ス137が必要である。端末インターフェース137は
分配回路133からのディジタル信号を、電話に適邑な
アナログ信号に変換するDA要換器、逆に電話からのア
ナログ信号をディジタル信号に変換するAD変換器、・
・イブリッド・トランス等を含んでいる。
電話機からのアナログ信号をゾ1?1;末インターンエ
ース137のへ〇変化器でディジタル化した出力ディジ
タル信号は多重化回路i39によって時分割多重化され
る。そして同期イ言号検出回路135でD’+J述の同
期信号部分SOi が検d1されたタイミングで送<
a器141へ送出する。これは集線伝送路47」二での
信号のフレーム形成を考慮している。又、同期信号部分
SOi は既に中実装置41での(遅延)制御が施さ
れており同期信号部分SOi の検出タイミングに従
うと端末43からの信号の送出タイミングはこれまでと
は異なっている。送信器141では、伝送に適した変調
又は符号化(この実施例では、ダイフェーズ符号化のみ
)を施して集線伝送路47上に送出する。この送出され
た43号が前述の中実装置4ノで受信さ!する。
ここで、多重化回路139は同期(Fj号検出回路13
5での信号部分の検圧タイミングに一致し゛C入力に対
して遅延時間を設けることなくと13力を行な−ってい
るが、このタイミングから決め6))た−・定時1;)
j後に信号を送出する。J:うにしてもよい。又、以下
の制JI;i動作についでも何(う矛循は住しない。
結局、集線伝送路47上に送出される各東線分配製置4
3からのワードのタイミングt−を制イトlさjtz
@欠+スペースオーバーが減少される方向に向かう。
次に、このようンよシステムの全体としての動作、すな
わち、伝送路47.49上の信号の制御について説明す
る。まず、中実装置、1)の送信器59から分配伝送路
49へ送吊さj′シた直後の時分割多重化された信号は
第8図(a)に示さλするようなフレ−ム形成であると
する0ここで、固定遅延回路113a乃至113dでの
遅延時間はA 、 B 、 C、Dの集線分配装置43
へ自力・う(A弓に対し、C1それぞれ(1、Iz 、
2tz 、 3tz (tzは1つのワード(3号の
時間長)とする、つ又、可変遅延回路115a乃至I
Z 5’dでの遅延時t7.rJは、A、B、C,Dの
東線分配装置、i sへ向かう1化号に対してそtぞれ
、0,0,0,15Δである。更に1中実装置41及び
A、B、C,Dの東線分配装置43の1ハ4の往復の信
号伝送に渋j”る時間を125Δ、10Δ、5Δ、O(
Δは必要とする開山時間で決まる単位時1化である。)
とする。各集線分配装置43では同期信号部分SOiを
受けてから、中実装置4ノへ信号を送るとするO
以上より、東線伝送路42上で中実装jiq 41の受
信’551に入力する直前の信号は第8図1(b)乃至
(e)に示すような波形となる。ここで、Aという集線
分配装置43から中実装置4ノへ向かう信号のうち、同
期信号部分をSIa 、データ信号部分をDIa
と記している。こハらのイ言号を同一時間軸で表わすと
、第10図(a>に示さ7するよってなる。
この図からも明らかなように、第8図(b)及び(c)
に万・さハる(;′i′弓ル′1シ、第8図(0及び(
d)に示され2)イ1.弓間−c−N突Q 1 + Q
2カ生シテイル。又、F4ij 8 M: (dJ及
び(e)に示される伝号l”1lJJ r & 8 図
(e)及び次のフレームの先頭の信5間にスペースS
1゜S2が生じている。前述のSrn は1.5Δと設
定(7てJ(゛〈。
こハらのIYl:丈及びスペースオーバーは歯高検出回
1路67、イん号11Wスペースオーバー1炙出回j洛
109によって・検出される。衝突Qlが衝突検出1f
ij路67によって、i矢出さ几、衝突検出信号87が
可変遅延制御回路71VC供給される。同時に同期信号
検知回路65によって、同期仏らSIa が、検量さ
れる。この状態は、SIa をイ1するイ言号どこ、
帆に続く伯゛号(SIb を有する信号)との間に衝
突があったことを示す。
第8図(b>乃至(e)及び第10区](a)からも明
らかなように、同期信号部分Sfb はT妬突Q1に
よって検b;されない。衝突Q2は検出されるが、SI
b とSle を准する信号同の衝突であることが
検出さA1.ず、第7図に示される回路(可変遅延制御
回路71力・ら(31、何G、j(411j侃;こ号U
じfた。中。
さ、罎1ない。イ;〕シ、Sla’ji;ヤ尖出し°C
から2度の衝突であること力口゛7、衝突Q2はSlb
を冶D−る信号部、びSI(・ 6:イ1す、ろ1
4jjりとの1111ので・荀社−ジ′解釈することも
可能−〇、;ら:)1.七の;う1C1j7: Hl、
’、’構成)−ろこと:= LJ frp ”: a’
>ろ。つまり、iδ7;、゛舶ノ)記憶内容)1き換え
に1−1′、、′、惇92が衝突91工り記]意装置9
1の内容を7パ【から次の13へ3さ換え乙ことによっ
て以上のことが”F’ r4目になる。
第71Lの復号回路93の説明からも明らかなようニ、
rjJ変遅延制(」j1回路71でのアル:)冒ノズム
は、
(1) フレームの先頭の信号の発生時ti−jjは
変化させない。
(2) 衝突検出信号87に応じて(、j突のA5一
つだ2つのワード信号のうち時1↑1j的IC後の方の
1112号を発生した集線分配装置詳43へ向かう信号
の発生時111JをJ(1クロツクタイム)/どけ遅ら
ぜる。
(3) スペースオーバー検出信号に応じてイJ弓−
詣]スペースが一定値(15Δ)以上であった2つの信
号のうち、後の方の信号を発生した集線分配装置43へ
向かう信号の発生時間をΔだけ進める○
というものである。
これは第7図に示される可変遅延制御回路7ノの回路結
成に反映されている。
第10図(a)に示される信号がどのように制御さJ’
L ′Cいくかを説明する。まず、第10図(a)に示
されるような衝突Q1によって衝突検出信号87が「1
」となる。又、記憶装置91の内容は同期信号Sla
によりA、l!l:なっているので、第7図に示され
る復号回路93の出力105bが11」となる。そこで
第2の可逆カウンタ9゛9の内容がまたけカウントアツ
プされ、可変遅延回路115bでの遅延時間がΔと設定
される0したがって、第10図(b)に示されるように
、SObという同期信号部分をイ1゛する信号はΔだけ
遅れる○
前述のように衝突Q1により記憶装置の内容がBとする
と、衝突Q2にエリ同期信号部SOcを有する信号もΔ
だけ遅らされ多重化回路57において同期(i舌部分s
ob を有する信号に連続して送出される。又、衝突
Q2によって記憶装置の内容がCとなる。スペースS1
によってヌベ〜ヌオーバー・演出イ言号89が「1叫と
なる。
すると、第4の可逆カヅ7ンタ103の内容がカウント
ダウンされ、「] 5−jから71.4−」となる。可
変遅延回路115dでの遅延時間は14Δとなる。した
がつ゛C1C6位号部分Sod ffi有する信号は
、固定遅延時間に14Δという遅延時ii;jが付加さ
れる。たたし、同期信号部分SOc會イうする信号もΔ
たけずらされCいるので、SOc とSod との
間のスペース目13Δとなる0
このような48号が集線分配装f?:i 43へ送出さ
れる。すると、集線分配装置43からの信号であって、
中天装置4ノへ入力する直前の信号のフレーム構成は第
10図(C)に示されるようになる。この信号に対して
も同様な処理が施される。
そしC,第J Ojソ1(d)に示さノするように、中
実装f+り41から集線分配装置43へ向かう信号のフ
レーム製j成にオ・、いて第10図(a) K示さJす
るようにSOa を有する信号及びsob を有する
信号との間のスペースが:3.jとなったとき、第】0
図(e)に示さ7しるように集線伝送路47」二での衝
突Q7が解1余される。
以下同様な動作を繰り返していき、第11図(f)に示
ざJl、る、J:うに、中実装置41から集線分配装置
43へ向かう信号のフレーム構成に−「6いてSOa
、SOb + S Ocr S Od を有する信号
間のスペースが3J、6Δ、5Δとなったとき、第10
図(g)に示さノLるように、衝突Ql、Q2及びスペ
ースオーバーS1は解除される。
以上の処理は可変遅延制御回路7J”Cの処理アルゴリ
ズムを2つの信号の関係においで、後のイへ月の発生l
)¥rL]を変化させているが、前の信号の発生時間を
変化させることもできる。このときのアルゴリズムは、
(1) フレームをイ・構成する一番最後の信号の発
生時間は変化させない。
(2) 衝突のあった2つの信号のうち、前の信号を
発生した集線分配装置への(3号の発生時間をΔだけ進
める。
(3)2つの信号間のスペースが一定値以上であったら
2つの信号のうら、前のイN号を発生した東線分配装置
へのイへ号の発生時昆;1をΔたけ遅らせる。
このようなアルゴリズムに従う′i合、例えば第8図(
a)のようなフレーム構成であるとA 、 13 。
Cの集線分配装置43へ向う信号の送信タイミングを基
本的(Cは、早くしなければならない。
特にAという集線分配装置43へ向かう信号の送出タイ
ミングは非常に芋くする必要がある。
これを遅延時間設定部6−3の能力から考えてみると、
可変遅延回路115aでの遅ンチ時IHJ金減少させる
ことに他ならない。そこで、可変遅延回路115aでは
遅延時間が負(これは実際上あり得ない。)とならない
ように初期の可変遅延量を大きくする必要がある。以上
では固定遅延回11’8113.、乃4”:、 、i
1.1 d /j4び可変、Jl JlE回り各115
a乃至115 d ’5:バ;1の回路とししいたが一
体化することもでき2)0、
この実施例?’(、j可液遅延回路115a乃至115
d(ゴ、第9は1に示さAする工うに、シフトレジスタ
を用いたが、ンンダム・アクセス・メモリ(以下R、A
、 Mど1洛、l−)j、ζ用いても構わない。このと
きは、RAMからの読み出しを・制仰することが必冴で
ある。又、交換制碑部109において信号の送出タイミ
ングが開脚できるならば、遅延回路は必−要/3(いの
は明白Cあろう。中実装置41から、(怪)泉分配装置
43へのイ言号の送出タイミングさえ制、卸できりtげ
よいのである。
次に、中実装置41から集線分配装置43へ向かう信号
の7レーム桟成が異なる場合におけル制flil Kつ
いC説明下る。ここではB 、 D 、 A。
Cの集線分配装置1藍43へ行く(言号の)p序でフレ
ームを構成する。東線分配装置43の接続は前述の例と
同一である。
可変遅延回路115P、及び固定′遅延回路113a目
、Nという集4ij!装置■・\R’L<’j+−シシ
のたン)尤ものである。可変、仔延U路115 f+
、兎定6作]饗回路113bは2m目の(占−弓であっ
て、+3という月;l′5;カ・Ylこ装置43へ向か
う信号のR;’I (mを行う。」ジ下同仔C゛ある0
フレームK :fchけるワー1゛(う、1・1妖すに
従・7て固定遅延回路113 a TJ L% 1 ’
i 3 dの遅it jT−、、<’、j −2tω、
0,3tω j cハτある。・f火装置41及びA、
)う、C,D榮7腺分配装置43の1)11の伝送路4
7.49上’z (L”l−号が在阪するのに要する時
間は、ml述と同じく、125Δ、10Δ、5Δ、0で
ある。
このような条r[゛の下で、第12iス(a71に万き
ハる工うにフレームを構成するイM号が連kA+ Uて
十実装IIR41から送出される1っすると、dr 1
2 [zl(b)乃至(e)に示すような隠号が、+3
、 D 、、 A 、 Cの集線分配装f;El 4
3がら送出さ1し、1.’Fl 9<装置4ノ(で入力
する。したか−って、第]2メ!(fJにπされるよう
な信号が中実装i5’、 41の受イ言器51に入力T
る。この信号は、信号の重なり合い(衝突) Q 1
、 Q、 2が生じ、+v;+j’ f川の余剰スベ−
スSl、82が生じている。
このような信号に対して送出タイミングの制イlll1
を施すのだ、アルゴリズムは衝突又はスペースが生じた
2′)の信号のうち後の信号を制御するという要素に加
え、以下の事情が追加される。
(4) 衝突が生じている2つの信号のうち、後の信号
を発生した集線分配装置43へ向がう信号の送出タイミ
ングをΔだけ遅らぜることにより集線分配装置43へ送
出する信号のフレーム内で信号の衝突が生じたなら、以
後の信号(集線分配装置43へ送る信号)の送出タイミ
ングもΔだけ遅らせる。
(5)集線分配装置43から中実装置41へ入力するフ
レーム内で信号間スペースが一定値以上であった2つの
信号のうち、後の信号を発生した集線分配装置43へ向
がう信号の送出タイミングをΔだけ早めることにより、
前の信号との重なり(衝突)が生じる場合には、信号の
送出タイミングをΔだけ早めることは禁止する。
このような薯工情が迫力υされるのは、例えば、前述の
2つの信号のうち単純に後の信号をmjJ餌jするアル
ゴリズムであると、衝突Q7よりDという集線分配装置
43へ向かう信号の発生をΔだけ遅らせ、同様にスペー
スSノによりAという集線分配装置43へ向がう信ぢの
発生をΔたけ早め、衝突Q2LすCへ向かう(H号の発
生をΔだけ遅らせるという制御がなされる。すると、分
配伝送路4 へ送ら九る信号のフレームの中でDという
集線分配装置43へ向がう信号が第13図(a)よりΔ
だけ遅れ、Aとい〕集線分配装置43へ向かう信号がΔ
だけ進むのでここで(M号の重なりが起きてしまうこと
がわかる。これを除去するために可変遅延制御回路7)
のアルゴリズムに上述の項目4,5をっけ加える必要が
ある。つまり、中実装M41から送信される信号に重な
り合いを起こさない、、r、うに、可変遅延量を制御T
れは工い。言い換えるとフレームの前にある信号の可変
遅延量はフレームの後にある信号の可変遅延量を越えら
れないということである。以上のアルゴリズムにより第
12図(f)でVTj’44Q1の検出に、J:す、D
、 A 、 Cとイウイt’: !、’+:分配装置
43へ向かう信弔の発生をΔだけ1配らせ、スペースS
1の、検出に1・J、例もルjr作せず、μ3に)萌欠
Q2に、LすCどいつ集線分配装置43へ向かうイ1)
号の発生をΔだけ遅らせば、第12図(+4)のようン
(′なる。この時の中実装置41−での、<p4線伝送
1烙=17から受イメ器51へ入力する信号は第12
:;Jh)のようになる。以上の工うな動作を、続けて
行けば中実装置4ノからの送信信号は24’、’ 12
[ン1(i)、中火装置41への受イ5信号は第12
1”R+1)のようになり、衝突もなくスペースも過不
足’:c < 、信号が配置されていることがわかる。
−)まり、集線分配装置43の位置を考iaする必要な
くフレームにおける信号の順序を決めることができ、東
線分配装置43の位桁の変更をしても装置47.y成に
目側の変更を加えなくどもよい。
以、J、のアルゴリズムを実現する可変遅延制御回路は
第7図のA、 N D回路の部分を父更すれば容易に実
現できる。
前に示した2 酢’aのアルゴリズム、[なわら、2つ
の信号の衝突又:Jスベーヌ検出により2つの信号の内
、前の信号を発3生した集線分配装置43へ送る信号の
発生を制御する:場合に、中火装置4)からの信号に重
なりが起きてしまう時にどうしたらよいかは容易(C推
測さit得る。つまりスペースオーバー検出に対しては
何もせず、衝突に対しては、2つの信号の内、前の信号
より前にある信号も同時にΔだけ発・′セする時期を早
めれば解決される。
さて、以上の説明からもわかるとおり、中実装1履41
から集線分配装置43へ向かう信号のクレームを各信号
の間のスペースをあけずに構成した場合、衝突とスペー
スオーバーを除去するには、衝突の検出1詰果しか用い
ていない。又第13ffl(f)に示されるようなフレ
ームの一番最後の信号と次のフレームの最初の信、号と
の間のスペースS2は、衝突を改善する過程で自然と改
善される。すなわち、スペースオーバーは用いること7
rく、衝突のみを演出することによってり、−1則4゛
了、l「・「力作二が1誉られること(Cなる。
このことかp)次のような動作アルゴリズムを本発明者
等は示す3、佼突のあ−ったニ一つの信号の内、1変の
信閃を発(iミした集線分配装置−\の(V’ −弓を
急め、フレーム;〕号のそit以後すて存在fる信号の
発生をrべてΔだけ遅らせる。つまり、具体的に言えば
第12図において衝突Q1によってp 、 A、Cとい
う集線分配装置43へ送られるイ菖号の発IJ三をΔだ
けイらせ、同突Q、’に、Jニーって集線外配装[、な
Cへ送られる信号の発生を更にΔだけ遅らせる5、この
ようにすれば、第12図と同じ、詰−T:が得ら、比る
、。
以上はJ−べて一つの衝突又はスペースオーバーの検圧
に対し−C送出ターfミングの制卸−貴ば、奥
一定のΔであった。しかし衝突検出回路67とイ5号間
スペースオーバー検出回路69においC衝突の長さ又は
スペースの長さも検圧できれば制御量をぞわに応じ゛〔
変化させることが好ましい。例えi”、、I: 、、衝
突およびスペースの長さが2ノ以上のときの変「ヒ量j
よ2Δ、2ノ未満のとへはΔと1−でもよい。又、正確
に長さが5(1j定できれば、一度で可変;ギ延−!を
別体することも可能である。
今、中実装、寛41から各集線分配装置43へ送られる
イ菖−弓をフレームの先頭からWO,、WO2・WOn
と名づける。地帯WOi に対する可変遅延量を
DVi とする。初期の可変遅延量DVi0ハDV+
。−=0 、 DV i −1−、’ 、2DV i
o となるように設定されている。さて、このとき名集
線分配゛装置43から中実装1夏41へ戻って米な信号
をW I l とする。又、−1zVIi 及びW
Ii□、の間の関係をSi 、 i+、 と炙わす。
Si 、 i+’ の、可法は、Si、i++ が負
数なら、長さISi、i匂Iの衝突を表わし、S]、1
+1 が正数なら、長さSi、i++ のスペースを
表わすものとづ〜る。
したがって、中火装(44)から東線分配装置43へ向
かう他−号の1t1]にはDVi−1−+。DVioの
長さの時間差がある。ところが伝送路・t7゜49上の
往復のために2つの信号の間の関係がSi 、 i%I
となってしまったことになる。
Si、i++”は初期状態(制御が施されない状態)の
値である。すなわち、最初に中実装置41へ入力した時
のイへ号の関係である。
ここで、制御が施さJ’した1番目とj+] 番目の
4R号の中実装置4ノへの入力時の関係としては、衝突
もスペースオーバーがないことが要求されるから、
0 ’r Si 、 1.−、 〈、 S 、 H・・
・ (1)という条件が課せられる。S、Hoは信号間
スペースオーバー検出のための閾値であり、前述の実施
例では15Δであった。
S’ r l +1は)
(D”;++ −DVi ) −(DV!、、o −D
Vi’ )+Si 、 H+l。
と表わされるから、(1)式は、
0 ≦(1)v; + I−DV’+ ) (Dvi
+1’ DVi’ ) −1−s l 、 1.H,
、+O<S 、 TI。
・・・・・(2)
となる。但し、DVi +l > DVi の条件で
上記を満足する値がない時は、DVI+1″=DVi
を選ぶ。
このような条件で1−1 から順次求めれば工u1゜例
えば、第12図に示される、場合で説明すると、この4
つの信号wo、 、wo、 、wo、、wo、には遅延
量は全くない。つまり、
DVb0=DVd’ −DVa’ = DVc0= O
’Cあル0又、集線分配装置43から中実装置41へ入
力する静の4つの信号の関係は第12図(f)又は(b
)乃至(e)かられかるように、
Sbd’ニー10Δ
Sda’ = −1−12,5Δ
Sac’ =−7,5Δ
である。更に、第12図(g)に示されるフレーム構成
において、Bという集線分配装置43へ向かう信号は固
定していたとすると、
DVb = 0
となる。よってbとdの間の関係として、0<、(DV
d−DVb)−(DVdo−1)Vbo)−3l〕d”
<1.5Δ0<DVd−10Δ〈15Δ
° 10 Δ≦DVd 〈I L5ΔDVdとし−C
は、10Δ又は11Δが制御に適しているが、ここでは
10Δとする。
次に、aとdとの間の関係について吟味する。
すなわち、
0区(D〜z−DVd) −(DVao−D〜d’ )
−t−3da’ <、 1.5Δ、°、 0≦DVa
−DVd−1−] 2.5Δ〈1.5Δこの弐全満たし
、かつ、DVd ’Z、 DVa という条件ヲ満た
すものはない。そこで、前述のように、DVa二DVd
二10Δと設定する。
同様に、aとCどの間の関係について吟味する。すなわ
ち、
0り(D〜e −DVa ) −(DV d’−DVa
o)→−6a co (1,5Δを滴たずDVcを探せ
ばよい。この式を変形して、175Δ<DVc (1g
、lI
したがり’C、DVc = 18Δとなり 第12図に
示した結呆と同一の;給米が得られる。
しく上、いくつかの実施例について説明したがこの発明
は、この実施例には何ら限定さrないのは自然である。
例えば伝送路上での伝送方式は何ら限定されず、1対の
伝送路を用いる心安もない。それは1本の伝送路を帯域
分割すれば実現される。
交換機の説明では省略したが、交換機は加入者データを
常に保有しているのは自然である。
すなわち、集線分配装置龜、斐末機器の伝送路に対する
接続状態を情報として俤毛しており、この情報は接続状
態が変[ヒする度に更新される。
冥質よ、この加入者データが敦更される度に、この発明
が実施され絶えず信号が能率良く伝送される。
又、この発明は交換機の能力を有する中実装置を核とし
た1つのネットワークシステノ・どし′Cとらえること
t、でハーフ−01[! Write down the contents. That is, LPF7. The time when the output of (is smaller than the second one-word value S H2J-
is output from. The output of LPF73 is the second threshold S H
/J-smaller state than 2 and 11. 5 collisions between two squares/. Indicates that there is no V-matching. If you change Zo, g = white (space) will be generated at 111 of the two signals °C
Show that there is. Now, the number A containing such information is inputted to the third compensator 81. In this third comparator 8, the third &
d value Sm is set. Third comparison if the input is thicker than the third threshold Sm? The output from No. 38 becomes "i". The third il (v & Sm is the maximum G- allowed as the space between signals. This is the transmission efficiency L
l or l) defined. In other words, if there is too much space between signals, it is true that there will be no collisions between the signals, but
Transmission efficiency deteriorates. The output of the third comparator 81 is input to the second mono multivibrator 85. The output of the third comparator 81 is []”
At this time, the second mono-multivibrator 85 is set. That is, the output 89 becomes a predetermined pulse signal. This is the space over detection signal. The collision detection signal 87° space over detection signal 89 thus obtained is input to the variable delay control circuit 71 together with the synchronization signal detection circuit. As shown in FIG. 7, the variable delay control circuit 71 includes a storage device 91, a storage content rewriting circuit 92, a decoding circuit 93, and AND circuits 95a to 95d. 96a to 96d and first to fourth reversible counters 97,
99, 101, and 103. Reversible counter 97,9
Outputs 9, 101, and 103 correspond to the outputs of variable delay control circuit 7. The output of the synchronization signal detection circuit 105 is input to the storage device 91 . The contents of storage device 91 are input to decoding circuit 93 . The decoding circuit 93 has four outputs 105a to 105d<
He's an old man. These outputs 105a to 105d are input to AND circuits 95a to 95d together with a collision detection signal 87, and a space over detection signal 89 and a memory content rewriting circuit 9 are inputted to AND circuits 95a to 95d.
Also enter 2. This storage content rewriting circuit 92 controls the storage device 91. Both AND circuits 96a to 96d
Enter. Further, the collision detection signal -87 is output from the AND circuit 95.
The outputs of a to 95d are the first to fourth reversible counters 97
It is input to the up count terminals 1 to 103. The outputs of the AND circuits 96h to 96d are input to the down count terminals of the first to fourth reversible counters 97 to 103. First reversible counter 97. AND circuits 95a and 96a form a pair to connect the solid device 4 to the line concentrator/distributor 43 called A.
0 will be explained in more detail. The storage device 91 has synchronization 5;
This signal is input to the detection circuit 65 where the synchronization signal detection signal is detected at L-). This signal (, 1 indicates a word number, and indicates which concentrator/distributor 43's (Mi:,
,C indicates 'C'. The storage contents of this J:Una storage device 91 are stored in the decoding circuit 93.
Enter. No. c circuit 93ν” memory device 91 i1
-), outputs No. 45 corresponding to the next word of the word represented by this signal. This decoding circuit 93 has information about the order of words within the distribution transmission line 491 from the transmitter 59 of the solid cylinder 4I. In this embodiment, the frame h1 shown in FIG. 9(a) is composed of WOa, WOb, WOc.
, WOd is the l1j2 order. (Here, the subscript also represents the line concentrator/distributor M43 to which the signal is directed.) However, in the synchronization lump detection circuit 65, the line concentrator transmission line 47
However, it must be noted that the signals input to the i74.7 medium are processed. For example, the synchronization signal detection circuit 65 detects the synchronization signal portion SIb.
If detected, the word B representing the number B is temporarily stored in the storage device 9. This information B is then decoded by the decoding circuit 93 ((, c). Then, a 4-bit signal corresponding to the next C after B is output as an output. In this embodiment, only the output 105C of the decoding circuit 93 is output. becomes "1", and the pond becomes "0".The output 105a is the output i o of A.
5b (of f-jB, output 105 cl';l',
The output lθ5d of C corresponds to the line concentrator/distributor 43 of D. The reason for outputting a signal corresponding to the next number instead of the number detected by the synchronization signal detection circuit 65 is based on the control method in this embodiment.If two signals collide or When an overflow occurs (in that case, all you need to do is to suppress at least one of the two signals and move/distribute it on the time axis. In this implementation sequence, at this time, the system is constantly trying to control the signal behind it. This will be described later.On the other hand, the collision detection signal 87 and the output 105a of the decoding circuit 93
Since both of the input signals 105d and 105d are input to the AND circuits 95a to 95d, the AND circuits 9, 5a to 95d corresponding to the word after the collision of the word force 1 in which the collision occurred
The output of d becomes "1". This and 11・i road 9.5
The outputs of a to 95d are the 1st to 11th outputs of "Otsu 4"! (Click the contents of Nunta 97, 99, 101, 103)
・I've uploaded it. In addition, the output of the recirculating circuit 93 such as Space Sue~Bai No. 3 89 (1 r) 5 a to 106d are both inputs to the AND concave paths 96a to 96d, and when the space between words becomes redundant. , the outputs of the AND circuits 95a to 96d corresponding to the subsequent word become 1-1. The outputs of the AND circuits 96a to 96d count down the contents of the fourth reversible counters 97, 99, 101, 103 and go to "C." Here, the function of the memory content rewriting circuit 92 will be explained. It is easy to understand when considering collisions that when a collision occurs, the synchronization signal component SIi located at the beginning of the next word overlaps with the data signal component of the previous word, and the synchronization signal component SIi becomes It is not detected. Therefore, the collision detection signal 87 changes from "1-" to "
The contents of 'L' are changed to 'O', and the replacement [i,! l circuit 2 or thrift 1 □ - [; two. And memory device jhf 91
Change the contents of 12. Furthermore, the word number stored in the storage device 9) is rewritten to the next word number. The order of words is the i-flavor of the words in the frame. In addition, as described later, first to fourth reversible counters 97,
The memory contents of 99, 101, and 103 are the delay time setting section (,
'V, and becomes a control signal to the delay time setting section 6-3. The first to fourth reversible counters 9/
,! 4 bits and 3 bits each, 9,101°103
-ru. On the other hand, the output of the receiver M unit 51 is input to the distribution circuit 107. At this time, the distribution circuit 107 separates the signal from the concentrator distribution device 43, which is the output of the receiver 51, based on the terminal detection signal supplied from the synchronization signal detection circuit 65, and performs exchange 109. Send to. The exchange 109 further decomposes the signal into terminal (for example, direct call) -IO signals connected to the east line distribution device 43, and performs a D/A conversion operation. After this operation, the signals directed to each line concentrator/distributor 43 are collected. A signal 111a goes to a line concentrator/distributor 43 called A. A signal 11 headed to the concentrator/distributor room 43 called Y (
b. It outputs a signal 111d which goes to the line concentrator and distributor 43 called C (No. m 111 c. ■). The delay time setting section 6-3 is provided corresponding to each east line distribution device 43, and sets a delay time for each signal heading to the concentrator distribution device 43.
151 constant delay circuits 113a to 1 for every 1& to 111d
13d and embossed delay circuits 115EL to 115d are provided. The fixed delay circuits 113jL to 113d provide an input signal with a fixed delay time and output the signal. It is preferable to consider the distance on the transmission line 47, 49 between the solid device 41 and each concentrator/distributor 43 for this delay time, but it is absolutely necessary to do so. It merely determines the sending order of the signals 111a to 111d. In this embodiment, four east line distribution devices 43 are connected to the transmission line 47.
.. 49 from the far end point to the near end point A, B. They are arranged in the order of C and D. 〒Center% Q741 to A concentrator/distributor ii 43-\The time required to transmit the signal (not including transmission delay) is ta. It is assumed that it takes time tb to go to B and tc to go to C. Since D is connected to the near end point by Jt, D-. The time required for transmission does not need to be taken into consideration. In this embodiment, the delay times in the fixed delay circuits 113a to 113d are zero, ta, ta+tb, t, +Jt,
+tc is set. If the line concentrators and distributors 43 are arranged at equal intervals, the delay time in the fixed delay circuits 113a to 113d is Q, tω 2 t-, '713 tω(tω
is the time it takes to transmit one word). Such fixed delay circuits 113a to 113, ? d
The outputs 119a to 119d, which have been designed to have a predetermined delay time, are connected to variable delay circuits 115g to 115, respectively.
d to fU, supplied A, ru. Variable delay circuits IJ5a to 11
5d is O to 15Δ (Δ is the delay time of the variable delay circuit.
The delay time can be set for 11 prefectures (minimum unit of change). This delay time is controlled by the outputs of the first to fourth reversible counters 97, 99, 101.about.103. It should be noted that the outputs of the reversible counters 97, 99, 101, and 103 are signals that reflect the collision and space mover of the signals input to the receiver 5.The variable delay circuit 115a is shown in FIG. A plurality of shift registers 117a, 117b, 117c117d
including. An output 119g of the fixed delay circuit 113a is input to an eight-stage shift register 117a and a first AND-OR circuit 121a. First AND-OR circuit 12
The most significant bit signal Q8 of the 4-bit output of the first reversible counter 97 is input to 1a. The output of the first AND-OR circuit 121a is input to a four-stage shift register 1xybK. This shift register 1
The output of 17b is output from the second AND-OR circuit 1271) along with the second significant bit 22 of the 4-bit output of the first reversible counter 97, Q4, and the output of the 8-stage shift register 112a. input. The output of the second AND-OR 1 circuit 121b is input to a two-stage shift register 117c. The output of the two-stage shift register 117c is combined with the signal Q2 of the third bit 2' of the four-bit output of the first reversible counter 97 and the output of the four-stage shift register 117b (((third AND- The output of the third AND-OR circuit 121c is input to the one-stage shift register 117d.The output of this shift register 117d is Bit 2θ signal Q] and two-stage shift register No. 17
It is input to the fourth AND-OR circuit 121d together with the output of 'd. The output of the fourth AND-OR circuit 121d becomes the output of the variable delay circuit 1/5a. Next, the 7-and-OR circuits 121a to 122a will be explained.1.The configurations of these circuits are almost the same, and the AND circuits 12. ? , J 25 , , OR circuit 127
including. In the first AND circuit 121a''C, the AND circuit 123 is supplied with a signal 119g from the fixed delay circuit 1.1 and the output signal Q8. via the inverter 1299. stage shift register 117
The output of No. 8 and No. 4 Q8 are input. AND circuit 123
, 125 are both input to an OR circuit 127. The a1 output of the OR circuit 127 is the output C of the AND-OR circuit 121 & 0 In the other 'AND-OR circuits 121b to 121d, the input to the AND circuit 123 is the output C of the AND-OR circuit 121&.
17a, 117b, and 117c. When the variable delay circuits 115p and 115f are configured in this way, the 4-bit output of the reversible counter 97 indicates that the silkworms in the shift registers 11f to 117+i to which a signal of "1" has been input are Input signal I J 99. passes. Therefore, the total number of stages of the shift register changes depending on the contents of the reversible counter 97, and the delay time changes. . Signals from such variable delay circuits 115a to 115d are supplied to a multiplexing circuit 57. Multiplexing circuit 5711
A synchronizing signal portion So1 is attached to the supplied signal Jl, and time division multiplexing is performed. In other words, words are arranged in parallel in a predetermined order to form one frame. There are no collisions in the output from multiplexing circuit 57. Next, the line concentration distribution device 43 will be explained. As shown in FIG. 11, the concentrator/distributor 43 receives a signal sent from the main unit 4 via the distribution transmission line 49 at the receiver 131. For example, the output of the receiver A3 receiver 131)-J to which the Difconise code has been applied (converts No. 3 to the two-wheel control level receiver 13) is supplied to the distribution circuit 133 and the synchronization signal detection circuit 135. The synchronization signal detection circuit 135 generates a signal converted to a logic level, and this signal forms an entire frame consisting of a plurality of words. The above-mentioned synchronization signal portion SOi is detected from among them. When the detected synchronization signal portion Sot matches the number of the concentrator/distributor 43, this signal is sent from the intermediate fire device 41 to the concentrator/distributor 43.
It is determined that the data was sent to rt.13. Therefore,
The synchronization signal detection circuit 135 sends this detection result to the distribution port M13.
Let 3 know. In the distribution circuit 133, the receiver 1 is
The output of 31 is subjected to the following processing and output. In other words, each terminal 45
Perform processing to separate each signal. The data signal portion DO4 is further time-division multiplexed corresponding to the number of terminals 45, and these signals are transmitted to each terminal 45! by
Separate into Further, the output of the distribution circuit 133 is a digital signal, and if the terminal 45 is a telephone, a terminal interface 137 is required. The terminal interface 137 includes a DA converter that converts the digital signal from the distribution circuit 133 into an analog signal suitable for the telephone, and an AD converter that converts the analog signal from the telephone into a digital signal.
・Includes hybrid trance etc. The output digital signal obtained by digitizing the analog signal from the telephone by the converter of the intern ace 137 is time-division multiplexed by the multiplexing circuit i39. Then, the synchronization signal portion SOi described in D'+J is detected by the synchronization key word detection circuit 135 and sent at the timing d1.
It is sent to the a device 141. This takes into account the formation of a signal frame on the concentrator transmission line 47''. Furthermore, the synchronizing signal portion SOi has already been subjected to (delay) control in the solid device 41, and according to the detection timing of the synchronizing signal portion SOi, the timing at which the signal is sent from the terminal 43 is different from before. The transmitter 141 performs modulation or encoding suitable for transmission (in this embodiment, only diphase encoding) and sends the signal onto the concentrator transmission line 47 . This sent No. 43 was received by the solid equipment 4 mentioned above! do. Here, the multiplexing circuit 139 is synchronized (Fj signal detection circuit 13
13 force is applied without providing a delay time to the C input, which coincides with the pressure detection timing of the signal part in step 5, but it was determined from this timing 6)) - Regular time 1;)
Send a signal after j. J: You can use sea urchin. In addition, there is no contradiction regarding the following control JI;
Control the timing t- of the word from 3.
@ Missing + space over is heading in the direction of being reduced. Next, the operation of such a system as a whole, that is, the control of signals on the transmission lines 47 and 49 will be explained. First, the time-division multiplexed signal immediately after being transmitted from the transmitter 59 of the solid device 1) to the distribution transmission line 49 is a frame λ shown in FIG. 8(a). Here, the delay times in the fixed delay circuits 113a to 113d are as follows:
Hejiriki・U (for A bow, C1 each (1, Iz,
2tz, 3tz (tz is one word (time length of No. 3), and variable delay circuits 115a to I
Z 5'd delay time t7. rJ is 0, 0, 0, and 15Δ for the east line distributors of A, B, C, and D, and the 1st line heading toward is, respectively. Furthermore, the time it takes for round-trip signal transmission of 1 solid device 41 and east line distribution device 43 of A, B, C, and D is 125Δ, 10Δ, 5Δ, O(
Δ is a unit time unit determined by the required opening time. )
shall be. It is assumed that each concentrator/distributor 43 receives the synchronization signal portion SOi and then sends the signal to the solid equipment 4. The signals have waveforms as shown in FIG. 8, 1(b) to 1(e). Here, of the signal going from the concentrator/distributor 43 to the solid device 4, the synchronization signal part is SIa, and the data signal part is DIa.
It is written as follows. If these A words are expressed on the same time axis, they are as shown in Figure 10 (a). As is clear from this figure, Figures 8 (b) and (c)
Niman Saharu (;'i'Yumiru'1shi, Figure 8 (0 and (
d) and 2) b1. Yuma-c-N Tsuki Q 1 + Q
2 ka raw shiteil. Also, F4ij 8 M: (dJ and the signal shown in (e) l"1lJJ
1°S2 has occurred. The above-mentioned Srn is set to 1.5Δ (7teJ(゛〈. These IYl: The length and space over are determined by the tooth height detection circuit 1 circuit 67, In No. 11W space over 1 roasted turn j Raku 109・Detected. Collision Ql is collision detection 1f
A collision detection signal 87 is supplied to the variable delay control circuit 71VC by the ij path 67. At the same time, the synchronization signal detection circuit 65 calibrates the synchronization signal SIa. In this state, where is the word ``I'' that makes SIa ``I1''?
Indicates that there was a collision between the sail and the ship (signal with SIb) following the sail. As is clear from FIG. 8 (b> to (e) and section 10) (a), the synchronization signal portion Sfb is not detected by the T collision Q1. Although the collision Q2 is detected, the SI
A1.b and Sle are detected to be the same collision of signals. First, the circuit shown in FIG. 7 (variable delay control circuit 71)
It was. During. Well, there's no one. I;] shi, Sla'ji;ya pointed °C
It is said that there are two collisions from force ゛7, collision Q2 is Slb
The signal section that handles the
It is also possible to interpret 4jjrito's 1111 so・Xunsha-ji'-〇,;ra:)1. Seven; U1C1j7: Hl,
',' configuration) - locoto:= LJ frp ”: a'
> Ro. In other words, iδ7;, 1-1', 1-1', 92 is the collision 91 operation record]
By changing the contents of 1 from 7 to the next 13 and changing 3, the above becomes "F' r4. As is clear from the explanation of the decoding circuit 93 of No. 71L,
The rjJ variable delay system (al:) noise in the j1 circuit 71 is as follows: (1) ti-jj is not changed when the signal at the beginning of the frame is generated. (2) In response to the collision detection signal 87, a signal is generated that goes to the concentrator/distributor details 43 that generated No. 1112, which is the one after the IC of 1↑1j among the two word signals of the A5 of the j collision. Delay time 111J by J (1 clock time). (3) In response to the space over detection signal,
Among the two signals whose spacing is equal to or greater than a certain value (15Δ), the generation time of the signal directed to the line concentrator and distribution device 43 that generated the latter signal is advanced by Δ. This is reflected in the circuit configuration of variable delay control circuit 7 shown in FIG. How the signal shown in Figure 10(a) is controlled J'
Let me explain what L'C is. First, due to a collision Q1 as shown in FIG. 10(a), the collision detection signal 87 becomes "1".
”. Further, the contents of the storage device 91 are synchronized with the synchronization signal Sla.
By A,l! 1: Therefore, the output 105b of the decoding circuit 93 shown in FIG. 7 becomes 11''. Therefore, the contents of the second reversible counter 9'9 are counted up, and the delay time in the variable delay circuit 115b is set to 0. Therefore, as shown in FIG. The signal that makes the signal part I1 is delayed by Δ. If the content of the storage device is B due to the collision Q1 as described above, the signal that has the error synchronization signal part SOc in the collision Q2 will also be delayed by Δ.
synchronization (i tongue part s
The signal with ob is sent out continuously. Also, the content of the storage device becomes C due to the collision Q2. Space S1
As a result, the number 89 of the Nube-Nuover production becomes ``1 cry.'' Then, the contents of the fourth reversible Kazunta 103 are counted down and become ``From 5-j to 71.4-''. The delay time in the variable delay circuit 115d is 14Δ. Therefore, for the signal having the C1C6 order portion Sodffi, a delay time of 14Δ is added to the fixed delay time. However, the signal used by the synchronization signal part SOc is also Δ
Since it is shifted by C, the space between SOc and Sod is 13Δ.0 Such No. 48 is the concentrator/distributor f? :i Sent to 43. Then, the signal from the line concentrator distribution device 43,
The frame structure of the signal immediately before being input to the central device 4 is as shown in FIG. 10(C). Similar processing is applied to this signal as well. Then, as shown in Figure 10(a), the frame structure of the signal going from the middle mounting board 41 to the line concentrator distribution device 43 is as shown in Figure 10(a). The space between the signal with SOa and the signal with sob is such that:3. When j, the ]0th
As shown in FIG. 7(e), the collision Q7 at the concentrator transmission line 47'2 is resolved by 1. Thereafter, the same operation is repeated, and the frame structure of the signal from the solid device 41 to the line concentrator and distribution device 43 as shown in FIG.
, SOb + S Ocr S Od When the spacing between the signals becomes 3J, 6Δ, 5Δ, the 10th
As shown in Figure (g), collisions Ql, Q2 and space over S1 are canceled. The above processing is based on the processing algorithm of the variable delay control circuit 7J''C in relation to the relationship between the two signals.
)\rL], it is also possible to change the generation time of the previous signal. The algorithm at this time is: (1) The generation time of the last signal making up the frame is not changed. (2) Of the two colliding signals, the signal to the concentrator/distributor that generated the previous signal (the generation time of No. 3 is advanced by Δ). (3) If the space between the two signals is greater than a certain value, When the second signal is generated, the second signal to the east line distribution device that generated the previous first signal is delayed by Δ.If following such an algorithm, for example, as shown in Fig. 8 (
If the frame structure is as shown in a), A, 13. Basically, the transmission timing of the signal going to the line concentration distribution device 43 of C (C has to be early. In particular, the timing of sending the signal going to the line concentration distribution device 43 of A needs to be very flexible. Considering the ability of the delay time setting section 6-3,
This is nothing but reducing IHJ money during delay in the variable delay circuit 115a. Therefore, in the variable delay circuit 115a, it is necessary to increase the initial variable delay amount so that the delay time does not become negative (which is actually impossible). Above, fixed delay time 11'8113. ,No4”:, ,i
1.1 d/j4 and variable, 115 each around Jl and JlE
a to 115 d '5: B; Although the circuit was described as 1, it can also be integrated 2) 0, This example? '(, j Liquid delay circuits 115a to 115
d (G, 9th) The shift register was used in the process shown in 1, but a random access memory (hereinafter R, A) was used.
, Mdo1raku, l-)j, ζ may be used. At this time, it is necessary to control reading from the RAM. Also, if the signal transmission timing in the exchange control section 109 can be opened, a delay circuit is necessary/3 (obviously C is necessary.) From the solid device 41 to the (mysterious) spring distribution device 43. Even the sending timing of the A word can be controlled, and it can be easily controlled.Next, when the 7 frame structure of the signal going from the solid device 41 to the line concentrator distribution device 43 is different, the L control is controlled. The explanation is as follows.Here, a frame is constructed in the p order (words) going to the concentrator distribution device 1 indigo 43 of B, D, A, and C.The connection of the east line distribution device 43 is the same as in the previous example. The variable delay circuit 115P and the fixed delay circuit 113a and N are the same as the set 4ij! device \R'L<'j+-shishitan). Variable, Zien U-ro 115 f+
, Usada 6 work] The circuit 113b is the 2mth (fortunate bow, month +3; l'5; R of the signal heading to the ka-Ylko device 43; 'I (does m).' Shimo comrade C゛al0
Frame K: fch output 1'
i 3 d slow it jT-,, <', j -2tω,
There is 0.3tω j c τ.・F fire device 41 and A,
) U, C, D Ei 7 gland distribution device 43 1) 11 transmission line 4
7.49 U'z (The time required for the L"l- to arrive in Osaka is 125Δ, 10Δ, 5Δ, 0, as in ml. Under such article r[゛, the 12i If the number M that constitutes the frame is connected to a71, then the number sent from the IIR41 is 1, then dr 1
2 [zl The codes shown in (b) to (e) are +3
, D , A , C concentrator/distributor f; El 4
3, send out 1, and 1. 'Fl 9 <Input at device 4.
Ru. This signal is signal overlap (collision) Q 1
, Q, 2 occurs, and +v; +j' f the surplus base of the river.
82 is occurring. Control of transmission timing for such signals1ll1
In addition to the element of controlling the signal after the collision or space (2'), the following circumstances are added to the algorithm. (4) Of the two signals in which a collision has occurred, the timing of the signal sent to the line concentrator/distributor 43 that generated the latter signal is delayed by Δ, thereby changing the timing of the signal sent to the line concentrator/distributor 43. If a signal collision occurs within a frame, the sending timing of subsequent signals (signals sent to the line concentrator and distributor 43) is also delayed by Δ. (5) Of the two signals whose inter-signal spacing is greater than a certain value in the frame input from the line concentrator 43 to the solid device 41, the signal heading to the line concentrator 43 that generated the latter signal. By advancing the sending timing by Δ,
If overlap (collision) with the previous signal occurs, it is prohibited to advance the signal sending timing by Δ. The reason why such a situation is so impressive is that, for example, if the algorithm simply baits the latter of the two signals mentioned above, the signal directed to the concentrator distribution device 43 named D from the collision Q7 Similarly, the space S causes the generation of the signal directed to the concentrator/distributor 43 A to be accelerated by Δ, and the signal heading toward the collision Q2L C is controlled by Δ. Then, in the frame of the signal sent to the distribution transmission line 4, the signal going to the concentrator distribution device 43 called D is Δ as shown in FIG. 13(a).
[A] signal heading to the line concentrator/distributor 43 is delayed by Δ
Here, it can be seen that an overlap of the number M occurs.In order to remove this, the variable delay control circuit 7 is used.
It is necessary to add items 4 and 5 above to the algorithm. In other words, the variable delay amount is controlled so that the signals transmitted from the middle mounting M41 do not overlap.
This is work. In other words, the variable delay amount of the signal before the frame cannot exceed the variable delay amount of the signal after the frame. The above algorithm detects VTj'44Q1 in Fig. 12(f).
, A, C and Iwit': ! , '+: Distribute 1 by Δ to the generation of Shinsou heading to the distribution device 43, space S
1, for detection 1・J, without creating an example, μ3) for Moeki Q2, LSC which goes to line concentrator distribution device 43 1)
If the generation of the signal is delayed by Δ, the result will be as shown in (+4) in FIG. is the 12th
:;Jh). If the above-mentioned complicated operations are continued, the transmission signals from solid device 4 will be 24', '12
[Input 1 (i), the reception 5 signal to the medium fire device 41 is the 12th
1"R+1), and there is no collision and there is no excess or shortage of space. It can be seen that the signals are arranged. , and even if the digits of the east line distribution device 43 are changed, there is no need to make any changes to the device 47.y.Hereinafter, variable delay control that realizes the algorithm of J. The circuit can be easily realized by modifying the circuits A and ND in Fig. 7. By using the algorithm shown above, [by detecting the collision of two signals: Controls the generation of the signal sent to the concentrator/distributor 43 that generated the previous signal among the two signals.In this case, it is easy to know what to do when the signals from the medium-heat device 4) overlap. (It is possible to guess it. In other words, nothing is done for space over detection, and in response to a collision, the signal that is earlier than the previous one among the two signals is also emitted by Δ at the same time.) The sooner the problem is solved, the sooner it will be resolved. Now, as you can see from the above explanation, the middle implementation 1 shoe 41
When the complaints of the signals going from the signal line to the line concentrator/distributor 43 are configured without spaces between each signal, only one collision detection result is used to eliminate collisions and space overs. Also, the space S2 between the last signal of a frame and the first signal of the next frame, as shown in the 13th ffl(f), is naturally improved in the process of improving collisions. In other words, use space over7.
By producing only the collision, the inventors of the present invention have developed the following motion algorithm. Figure 3 shows that among the two signals that were struck, one signal was emitted by the concentrator/distributor (V' - hurried the bow, frame;) of the concentrator and distributor. After it, the generation of the signal f that exists is delayed by Δ.In other words, in FIG. IJ3 is made to rise by Δ, and J knee is placed outside the concentrator in the collision Q and ', and the generation of the signal sent to C is further delayed by Δ. The same as T-T: is obtained and compared. However, if the collision detection circuit 67 and the space over detection circuit 69 between No. 5 and A5 can also detect the length of the C collision or the length of the space, the control amount can be adjusted accordingly.
It is preferable to change it. For example, if the length of collision and space is 2 or more, the amount of change is j
y2Δ, and less than 2 may be Δ and 1-. Also, if the length can be accurately determined as 5 (1j), it is possible to change it at once; it is also possible to separate the length. Move the bow from the beginning of the frame to WO,, WO2, WOn
Name it. Let DVi be the variable delay amount for zone WOi. Initial variable delay amount DVi0haDV+
. -=0, DV i -1-,', 2DV i
o. Now, at this time, the main signal is returned from the line concentrator 43 to the middle package 1 summer 41 and the main signal is set as W I l . Also, -1zVIi and W
The relationship between Ii□, is expressed as Si, i+, . The modulus of Si, i+' represents a collision of length ISi, i and S], 1 if Si, i++ is a negative number.
If +1 is a positive number, it represents a space of length Si, i++. Therefore, the DVi-1-+ is in the 1t1] of the other number heading from the medium fire equipment (44) to the east line distribution device 43. There is a time difference in the length of DVio. However, due to the round trip on the transmission line t7゜49, the relationship between the two signals is Si, i%I
This means that it has become. Si, i++" is the value of the initial state (state where no control is applied). In other words, it is the relationship of the number A when input to the solid device 41 for the first time. Here, when the control is applied J' The relationship at the time of input to the solid device 4 of No. 4R and No.・・・
- Condition (1) is imposed. S and Ho are threshold values for detecting a space over between signals, and were 15Δ in the above embodiment. S' r l +1 is) (D"; ++ -DVi) - (DV!,, o -D
Vi')+Si, H+l. Therefore, equation (1) is expressed as 0 ≦ (1) v; + I-DV'+ ) (Dvi
+1'DVi' ) -1-s l , 1. H,
, +O<S, TI. ...(2) becomes. However, if there is no value that satisfies the above condition under the condition of DVi +l > DVi, DVI+1''=DVi
Choose. Under these conditions, if we sequentially calculate from 1-1, we get the process u1゜For example, as shown in FIG.
The three signals wo, , wo, , wo, , wo, have no delay amount at all. In other words, DVb0=DVd'-DVa' = DVc0= O
12(f) or (b)
) to (e), Sbd' knee 10Δ Sda' = -1-12,5Δ Sac' = -7,5Δ. Furthermore, in the frame configuration shown in FIG. 12(g), if the signal directed to the line concentrator/distributor 43 B is fixed, DVb=0. Therefore, the relationship between b and d is 0<, (DV
d-DVb)-(DVdo-1)Vbo)-3l]d”
<1.5Δ0<DVd−10Δ〈15Δ ° 10 Δ≦DVd 〈I L5ΔDVd −C
Although 10Δ or 11Δ is suitable for control, it is set to 10Δ here. Next, we will examine the relationship between a and d. That is, 0 ward (D~z-DVd) - (DVao-D~d')
-t-3da'<, 1.5Δ, °, 0≦DVa
-DVd-1-] 2.5Δ<1.5Δ There is nothing that fully satisfies this condition and also satisfies the conditions DVd 'Z, DVa. Therefore, as mentioned above, DVa2DVd
210Δ. Similarly, we will examine the relationship between a and C. That is, 0ri(D~e -DVa) -(DV d'-DVa
o) → -6a co (1,5∆ is not dropped, just look for DVc. By transforming this formula, 175∆<DVc (1g
, lI 'C, DVc = 18Δ, and the same rice yield as shown in Fig. 12 is obtained. Although several embodiments have been described above, it is natural that the present invention is not limited to these embodiments in any way. For example, the transmission method on the transmission path is not limited at all, and there is no need to worry about using a pair of transmission paths. This can be achieved by dividing one transmission line into bands. Although omitted in the explanation of the exchange, it is natural that the exchange always retains subscriber data. That is, the connection state of the line concentrator and distribution device to the transmission line of the terminal equipment is provided as information, and this information is updated every time the connection state changes. Dear God, every time this subscriber data is updated, this invention is implemented and the signal is constantly and efficiently transmitted. In addition, the present invention aims to develop a half-01 network system based on a solid equipment having the capability of an exchange.
2B11シI 3.を中実装4(、改数の集線分配装置
′・予、そし℃一対の伝送路、θ\ら成る集1.′j↓
7デ曵方式のシステムを示1−21、第2国はニFS
] Th);I (こガ゛2こ:れるシステムでの各部
でのイg号を示す1ろ、第34,4+iはこの発明の一
実施ドりに係るゾヌテム全示す■1、第4図乃至第9図
は第3図に示されイ)中実装1置を説明するだめの図で
あり、第4図は41”;成を示す図、第517I及び第
8図トヨ各部での偏量@) 41 ’j−[閃、a)6
図は衝突検出回路、信号間スペースオーバー検出回路の
(ぺ成を示j″図、第71)jは可なシに延制御回路の
構l戊を示す図、第9ヌ1j、τ)可変遅延回路の構成
を示j−図、第10図及び第]2シ1はこの装置での制
御動作を説明するための図、第1j図は集線分配装置の
構成を示j−図である。
4J・・中実装置、43 集線分配だ(置、45・・端
末機器、47・・集線伝送路、49・分配伝送路、6−
3・・遅延時間設定部、67 衝突検出回路っ
−59/
年 J「7
第2図
第 3L4
第4図
1ν1
第 ;〕 凶
締専ヅ須曲b・D
第°(゛図
第()図
第11図2B11shi I 3. The middle implementation 4 (, a set of 1.'j↓ consisting of a modified line concentrator/distributor', and a pair of transmission lines, θ\)
1-21 shows the system of 7-day submergence system, and the second country is Ni FS.
] Th); Figures 9 to 9 are shown in Figure 3, but are only for explaining the 1st position of the inner mounting, Figure 4 is a diagram showing the 41'' configuration, Figure 517I and Figure 8 are the deviations at various parts of the TOYOTO. @) 41 'j-[Sen, a)6
The figure shows the collision detection circuit, the space over detection circuit between the signals (Figure 71) shows the configuration of the control circuit, 9th figure 1j, τ) variable. Figures 1 and 2 are diagrams showing the configuration of the delay circuit, Figures 10 and 1 are diagrams for explaining the control operation in this device, and Figure 1j is a diagram showing the configuration of the line concentrator and distribution device. 4J...Solid equipment, 43. Concentration and distribution (placement, 45..Terminal equipment, 47..Concentration transmission line, 49.Distribution transmission line, 6-
3... Delay time setting section, 67 Collision detection circuit - 59/ Year J'7 Fig. 2 Fig. 3L4 Fig. 4 1ν1 No.; Figure 11
Claims (7)
送路に時分割的にのせ中実装置へ送ると共に、この中火
装置から発生する信号を第2の伝送路に時分割的にのぜ
て前記複数の集線分配端末へ送る集線分配方式であって
、 前記集線分配端末は、前記中実装置からの信号を受信す
る手段と、この手段により受信された信号に応じて第1
の伝送路に信号を送出する手段とを有し、 前記中実装置は、前記第2の伝送路上での前記集線分配
端末からの(言号間の衝突を検出する検出手段と、この
検出手段により検出された衝突に応じて前記集線分配端
末への信号の送出時間を補正する制御手段とを有するこ
とを特徴とする集線分配方式。(1) Signals from multiple line concentration distribution terminals are 81'! A line concentration and distribution system in which the signals generated from the medium-fired device are sent on one transmission line in a time-division manner and sent to the solid equipment, and the signals generated from this medium-fired unit are placed on a second transmission line in a time-division manner and are sent to the plurality of line concentration and distribution terminals. The line concentration distribution terminal includes means for receiving a signal from the solid equipment, and a first
means for transmitting a signal to a transmission path, and the solid device includes a detection means for detecting a collision between words (from the line concentration/distribution terminal on the second transmission path, and a detection means for detecting a collision between words); and control means for correcting the transmission time of the signal to the line concentration and distribution terminal in accordance with a collision detected by the line concentration and distribution system.
遅延させる手段を含むことを特徴とする特許請求の範囲
第1項記載の集線分配方式。(2) The line concentration and distribution system according to claim 1, wherein the control means includes means for delaying the sending time of the signal to the line concentration and distribution terminal.
突に関与する2つの信号のうち、時間的に前の信号に対
応した端末・\送られる信号の送出タイミングを早める
ことを特徴とする特許請求の範囲第1項記載の集線分配
方式。(3) A patent claim characterized in that the control means advances the transmission timing of the signal sent to the terminal corresponding to the temporally earlier signal of the two signals involved in the collision detected by the detection means. The line concentration and distribution method described in item 1.
関与する2つの信号のうち、時間的に後の信号に対応し
た端末へ送られる信号の送出タイミングを遅くすること
を特徴とする特許請求の範囲第1項記載の集線分配方式
。(4) A patent claim characterized in that the control means delays the sending timing of the signal sent to the terminal corresponding to the temporally later signal of the two signals involved in the collision detected by the detection means. The line concentration and distribution method described in item 1.
ことを特徴とする特許請求の範囲第1項記載の集線分配
方式。(5) The line concentration distribution system according to claim 1, wherein the detection means includes a measuring means for measuring the length of the collision.
長さに基づいて送出時1111を補正することを特徴と
する特許請求の範囲第5項記載の集線分配方式。(6) The concentrating and distributing system according to claim 5, wherein the control means corrects the transmission time 1111 based on the length of the collision caused by the open side means.
時分割的にのせて中実装置・\送ると共ンこ、この中火
装置から発生する信号も第2の伝送路に時分割的にのせ
て前肥り数の集線分t1ぢ7:j、+末へ送る集線分配
方式であ1)で、n1]記集線分配<’;r、i末は、
前記中央肢17#がらのイ):弓を受信−4る手段と、
この手段により受信さJ’した仁ぢ゛に応じて第1の伝
送路に信号を送+−++−q−る手段とを崩し7、 前記11実装i置吃、冬、的記錦2の伝送路上における
前記集線分lTi12端末からの信号間のスペースを検
出3−る検出手段と、この検81手段で検出さハ、たス
ペースが所定値以上のときス/< −ヌA’−バーと判
定で「る手段と、この手段によりスペースオーバーと判
定さλ1.た結果に応じて前E己集紗分配端末への信号
の送出時IL1を補正する制+1Ii1手段とを有する
ことを特徴とず2ン集線分配力式。(7) When signals from multiple concentrating and distributing terminals are time-divisionally loaded on the first transmission line and sent to the solid equipment, the signals generated from this intermediate equipment are also sent to the second transmission line. It is a concentration distribution method in which the concentration line segment t1〉7:j,+ is sent to the end of the pre-filling line in a time-division manner.In 1), the concentration line distribution of n1] is <'; r, the end of i is,
a): means for receiving the bow;
The means for transmitting a signal to the first transmission line according to the received data by this means 7, A detection means for detecting the space between the signals from the terminals of the concentrated line segment lTi12 on the transmission path, and when the space detected by the detection means is greater than a predetermined value, S/< -N A'-bar. and means for correcting IL1 when transmitting a signal to the front E-collection distribution terminal in accordance with the result of determining that space is over by this means. 2-pin power distribution type.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5377183A JPS59181797A (en) | 1983-03-31 | 1983-03-31 | Line concentrating and distributing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5377183A JPS59181797A (en) | 1983-03-31 | 1983-03-31 | Line concentrating and distributing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181797A true JPS59181797A (en) | 1984-10-16 |
Family
ID=12952074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5377183A Pending JPS59181797A (en) | 1983-03-31 | 1983-03-31 | Line concentrating and distributing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181797A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241451A (en) * | 1986-04-14 | 1987-10-22 | Toshiba Corp | Line concentration and distribution system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947231A (en) * | 1972-09-19 | 1974-05-07 | ||
| JPS503503A (en) * | 1973-04-11 | 1975-01-14 | ||
| JPS54114903A (en) * | 1978-02-28 | 1979-09-07 | Fujitsu Ltd | Time slot assigning system in information transmission system |
| JPS55165047A (en) * | 1979-06-11 | 1980-12-23 | Tech Res & Dev Inst Of Japan Def Agency | Compensation unit for transmission delay time |
-
1983
- 1983-03-31 JP JP5377183A patent/JPS59181797A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947231A (en) * | 1972-09-19 | 1974-05-07 | ||
| JPS503503A (en) * | 1973-04-11 | 1975-01-14 | ||
| JPS54114903A (en) * | 1978-02-28 | 1979-09-07 | Fujitsu Ltd | Time slot assigning system in information transmission system |
| JPS55165047A (en) * | 1979-06-11 | 1980-12-23 | Tech Res & Dev Inst Of Japan Def Agency | Compensation unit for transmission delay time |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241451A (en) * | 1986-04-14 | 1987-10-22 | Toshiba Corp | Line concentration and distribution system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4056851A (en) | Elastic buffer for serial data | |
| US4536873A (en) | Data transmission system | |
| US4301532A (en) | Arrangement for transmitting digital data signals | |
| JPH02111138A (en) | Buffer queue write pointer control circuit | |
| KR880009520A (en) | Digital data memory system | |
| US4112498A (en) | Digital correlation receiver | |
| JPH0685510B2 (en) | Digital transmission system | |
| US4488292A (en) | PCM-TDM Switching system using time slot multiples | |
| US4412324A (en) | Bit-by-bit time-division switching network | |
| US4849965A (en) | Asynchronous digital time-division multiplexing system with distributed bus | |
| US8194652B2 (en) | Serializer for generating serial clock based on independent clock source and method for serial data transmission | |
| JPS6416045A (en) | Exchange network control method and circuit arrangement | |
| JP3846871B2 (en) | Parallel / serial conversion circuit, serial data generation circuit, synchronization signal generation circuit, clock signal generation circuit, serial data transmission device, serial data reception device, and serial data transmission system | |
| JPS59181797A (en) | Line concentrating and distributing system | |
| CN101540159A (en) | Display device and method for transmitting clock signal during blank period | |
| US4058682A (en) | Expandable memory for PCM signal transmission | |
| EP0508811B1 (en) | Double buffer type elastic store comprising a pair of data memory blocks | |
| NO820680L (en) | SYSTEM FOR TWO-DAY SIMILAR TRANSMISSION THROUGH A DOUBLE WIRE FOR DIGITAL PHONE | |
| US5764642A (en) | System for combining data packets from multiple serial data streams to provide a single serial data output and method therefor | |
| US20080100481A1 (en) | 64B/66B Encoding Data Generation Method and Circuit | |
| NO129066B (en) | ||
| JPH04212538A (en) | Digital radio transmission system | |
| JPH0721124A (en) | Synchronous serial information receiver | |
| JP2548709B2 (en) | Multiple frame aligner | |
| SU1453400A1 (en) | Accumulating adder |