JPS59184555A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPS59184555A JPS59184555A JP58056845A JP5684583A JPS59184555A JP S59184555 A JPS59184555 A JP S59184555A JP 58056845 A JP58056845 A JP 58056845A JP 5684583 A JP5684583 A JP 5684583A JP S59184555 A JPS59184555 A JP S59184555A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の第１」用分野）
不発明は、溝（ハ）面に形成したキャパシタ全台む半導
体集積回路装置２よびその製造方法に関するものである
。
体集積回路装置２よびその製造方法に関するものである
。
（従来技術）
従来、半導体集積（ロ）路装置のセルキャパシタの断面
として第１図に示すように、ｐ形シリコン基＆ｌの表面
に絶に：膜とじでシリコン酸化膜２２よびセルル−ト電
極３全積層した構造が用いらｔＩでいた。セルキャパシ
タに隣接したＭＯ８形電界効朱トランジスタはｎ形波散
層４および５、ケート酸化膜６２よびゲート電極７より
構成されている。上記の構造においてセルキャパシタの
容量ケ増すには、セルキャパシタの面積を増加する方法
、シリコン酸化膜２を薄層化する７ｊ法等がある。しか
しセルキャパシタ面積を増すことは素子の高密度集積化
全阻害する。
として第１図に示すように、ｐ形シリコン基＆ｌの表面
に絶に：膜とじでシリコン酸化膜２２よびセルル−ト電
極３全積層した構造が用いらｔＩでいた。セルキャパシ
タに隣接したＭＯ８形電界効朱トランジスタはｎ形波散
層４および５、ケート酸化膜６２よびゲート電極７より
構成されている。上記の構造においてセルキャパシタの
容量ケ増すには、セルキャパシタの面積を増加する方法
、シリコン酸化膜２を薄層化する７ｊ法等がある。しか
しセルキャパシタ面積を増すことは素子の高密度集積化
全阻害する。
また、シリコン酸化膜の薄層化は薄層化によりシリコン
咽化膜の絶縁破壊電圧が低下するのでセルプレート電極
に印加する電圧に上限ケ与える。一方、上記セルキャパ
シタの構造では、セルグレート電極にはｎ拡散層５の電
位が高レベルになってもセルル−ト下か十分に反転して
いるだけの電圧ケ印加してあ〃）ないと、畜槓゛曳向童
の有効利用かでさなくなゐ１こめ、仁ｊｌがセルフレー
ト電圧に十眠τ与えろ。上記セルグレートに印カロする
１１Ｌ川の上眠寂よひ下限間の範囲に、シリコン酸化膜
の薄層化ｖＣニジ狭くなり従来のキャパシタ構造では素
子設訂に困難盆もたらしてい７ｊ。
咽化膜の絶縁破壊電圧が低下するのでセルプレート電極
に印加する電圧に上限ケ与える。一方、上記セルキャパ
シタの構造では、セルグレート電極にはｎ拡散層５の電
位が高レベルになってもセルル−ト下か十分に反転して
いるだけの電圧ケ印加してあ〃）ないと、畜槓゛曳向童
の有効利用かでさなくなゐ１こめ、仁ｊｌがセルフレー
ト電圧に十眠τ与えろ。上記セルグレートに印カロする
１１Ｌ川の上眠寂よひ下限間の範囲に、シリコン酸化膜
の薄層化ｖＣニジ狭くなり従来のキャパシタ構造では素
子設訂に困難盆もたらしてい７ｊ。
（発明の目的）
不発明はこｆ［らの欠点盆掛決するため、シリコン基板
光面に形成した溝の門出１槓ン利用することに工９、平
面的なキャパシタ面槓會増加さぞないで実効的なキャパ
シタ面積ケ謂７ＪＩＩさせるとともに、セルキャパシタ
形成直載のシリコン基板表面及び講内衣面ＶＣシリコン
基板の導電形とは異なる導電形層ケ形成して、セルフ−
レート電極下か冨に反転しているようｖｔｃｊゐことに
より、セルプレート電極への印力ｎ電圧の下１次盆なく
した半導体集積回路装置およびその製造方法ケ提供する
ことを目的とするものである。
光面に形成した溝の門出１槓ン利用することに工９、平
面的なキャパシタ面槓會増加さぞないで実効的なキャパ
シタ面積ケ謂７ＪＩＩさせるとともに、セルキャパシタ
形成直載のシリコン基板表面及び講内衣面ＶＣシリコン
基板の導電形とは異なる導電形層ケ形成して、セルフ−
レート電極下か冨に反転しているようｖｔｃｊゐことに
より、セルプレート電極への印力ｎ電圧の下１次盆なく
した半導体集積回路装置およびその製造方法ケ提供する
ことを目的とするものである。
（発明の構成）
上記の目的を達成するため、本発明は導電形の半導体基
板の主表面に形成さｆＬだ溝の内表面層が、前記半導体
基板の導電形と異なる導電形ｋｍ−Ｌ、かつ前記の溝の
内光面上に、絶縁膜および電極層が形成で１１．たキャ
パシタが設けらｔ’していることケ特徴とする半導体集
槓回路装置會発明の要旨とするものである。
板の主表面に形成さｆＬだ溝の内表面層が、前記半導体
基板の導電形と異なる導電形ｋｍ−Ｌ、かつ前記の溝の
内光面上に、絶縁膜および電極層が形成で１１．たキャ
パシタが設けらｔ’していることケ特徴とする半導体集
槓回路装置會発明の要旨とするものである。
きらに本発明は導電形の半導体基板の主表面の所定鎖酸
に溝上形成する工程と、前記の溝の内面に前記半導体基
板の導電形と異なる導電層全形成する工程と、前記の導
電層上に絶縁膜おまひ電極層紫この順序に積層すること
によりキャパシタを形成する工程と２含むことケ特徴と
する半導体集積（ロ）路装置の製造方法２屍明の要旨と
するものである。
に溝上形成する工程と、前記の溝の内面に前記半導体基
板の導電形と異なる導電層全形成する工程と、前記の導
電層上に絶縁膜おまひ電極層紫この順序に積層すること
によりキャパシタを形成する工程と２含むことケ特徴と
する半導体集積（ロ）路装置の製造方法２屍明の要旨と
するものである。
璧約すれば、本発明は半導体集積回路装置に２いてキャ
パシタ盆形ｂ！；１．するにあたり、半導体装置の基板
と、キャパシタを形成するための絶縁層との間に、前記
の半導体装置の基板と、轡（３） 電形の異なる導電層全形成せしめた点に特徴會南するも
のでめる。
パシタ盆形ｂ！；１．するにあたり、半導体装置の基板
と、キャパシタを形成するための絶縁層との間に、前記
の半導体装置の基板と、轡（３） 電形の異なる導電層全形成せしめた点に特徴會南するも
のでめる。
次に不発明の夷′ＩＭ例葡除付図向について説明ｊる。
なＰ実施例は一つの例ボであって、不発明の精神ケ逸脱
しない範囲で、樵々の変更あるいは改良全行い９ること
は一日う１でもない。
しない範囲で、樵々の変更あるいは改良全行い９ること
は一日う１でもない。
（実施例１） ｐ形シリコン基板に本発明會適用してキ
ャパシタケ形成する場合會説明する。
ャパシタケ形成する場合會説明する。
ｎ ｆｂシリコン基基板出用′ｆ′ｃ場会は、以下で述
べるｎ形層ｔｐ形層に変える。第２図は、基板濃度１１
） ” ７２いし１０ ” Ｉ：ｒｎ’のｐ形シリコン
基板１上に形成したシリコン基板上エツチングするとき
にマスクとして使用するエツチングマスク９全バターニ
ングしたレジスト１０盆マスクにエツチングした状態で
の断面図である。エツチングマスク９として、シリコン
基板’ｋｆｌ化して形成したシリコン酸化膜′または、
シランＰよび酸素ケ用いた化学的気相成長法（以下ＣＶ
Ｉ）法と略記）により堆積したシリコン酸化膜音用いる
。レジス） １０ ’（５マスクとしたシリコン酸化膜
のエッチ（４） ングは、ＣＦ４ガスに水素ガスｋｍ加した雰囲気中での
反応性イオンエツチング（以下ＲＩＥと略記）により行
う。
べるｎ形層ｔｐ形層に変える。第２図は、基板濃度１１
） ” ７２いし１０ ” Ｉ：ｒｎ’のｐ形シリコン
基板１上に形成したシリコン基板上エツチングするとき
にマスクとして使用するエツチングマスク９全バターニ
ングしたレジスト１０盆マスクにエツチングした状態で
の断面図である。エツチングマスク９として、シリコン
基板’ｋｆｌ化して形成したシリコン酸化膜′または、
シランＰよび酸素ケ用いた化学的気相成長法（以下ＣＶ
Ｉ）法と略記）により堆積したシリコン酸化膜音用いる
。レジス） １０ ’（５マスクとしたシリコン酸化膜
のエッチ（４） ングは、ＣＦ４ガスに水素ガスｋｍ加した雰囲気中での
反応性イオンエツチング（以下ＲＩＥと略記）により行
う。
レジストヲ酸素１ラスマにより灰化除去したのち、第３
図に示すように、エツチングマスク９會マスクにシリコ
ン基板１會エツテンクして溝１１會形成する。シリコン
基板のエツチングは、例えは、ＣＢｒＦｓｗ用いて圧力
１４ｍｔｏｒｒ、ｉ％周波出力ｉｏｏ ｗの条件でＲＩ
Ｅ’に行う。エツチングマスクとしてシリコン酸化膜音
用いて、上記ＲＩＥ条件でエツチングを行うとき、シリ
コン基板とシリコン酸化膜のエツチング速度比は約４で
ある。従って、エツチングマスクとして用いるシリコン
酸化膜の厚みは、炭窒の溝の深さの４分の１以上の値が
必要である。形成する溝は、例えはその幅全０．５μｍ
としその深さケ１．５μｍとする。
図に示すように、エツチングマスク９會マスクにシリコ
ン基板１會エツテンクして溝１１會形成する。シリコン
基板のエツチングは、例えは、ＣＢｒＦｓｗ用いて圧力
１４ｍｔｏｒｒ、ｉ％周波出力ｉｏｏ ｗの条件でＲＩ
Ｅ’に行う。エツチングマスクとしてシリコン酸化膜音
用いて、上記ＲＩＥ条件でエツチングを行うとき、シリ
コン基板とシリコン酸化膜のエツチング速度比は約４で
ある。従って、エツチングマスクとして用いるシリコン
酸化膜の厚みは、炭窒の溝の深さの４分の１以上の値が
必要である。形成する溝は、例えはその幅全０．５μｍ
としその深さケ１．５μｍとする。
次に、エツチングマスク９として用いたシリコン酸化膜
を緩衝フッ酸液で除去したのち、第４図に示すように、
リンドープシリコン酸化膜１２ ｉ堆積し、熱処理にＬ
ジ溝内面紮含むシリコン基板光［ＩＩ］にｎ＃層１３ｉ
形戚する。リンドープシリコン瞳化膜ハシラン、ホスフ
ィンＰよび晒素忙用いて、約４００℃の温度でＣＶＩ）
法により形成する。シランとホスフィンの流量比ｉ５０
としてリンドープシリコン酸化膜’ｋ 岸芒０．３μｍ
堆積したのち、窒素雰囲気中、１０００℃、１時間の熱
処理１−ｒｉと次面ｍｕ約９ ｘ １０” ｃｍ ’
＋ ’ｍ合深さ約０．２７ｊｍのｎ形層か得られる。
を緩衝フッ酸液で除去したのち、第４図に示すように、
リンドープシリコン酸化膜１２ ｉ堆積し、熱処理にＬ
ジ溝内面紮含むシリコン基板光［ＩＩ］にｎ＃層１３ｉ
形戚する。リンドープシリコン瞳化膜ハシラン、ホスフ
ィンＰよび晒素忙用いて、約４００℃の温度でＣＶＩ）
法により形成する。シランとホスフィンの流量比ｉ５０
としてリンドープシリコン酸化膜’ｋ 岸芒０．３μｍ
堆積したのち、窒素雰囲気中、１０００℃、１時間の熱
処理１−ｒｉと次面ｍｕ約９ ｘ １０” ｃｍ ’
＋ ’ｍ合深さ約０．２７ｊｍのｎ形層か得られる。
ここではｎ形層の形成にリンドープシリコン酸化膜から
のリン拡散ケ用いた場会會説明したが、ホスフィンまた
はアンチモンｒ用いた気相拡散音用いても妊しつかえな
い。
のリン拡散ケ用いた場会會説明したが、ホスフィンまた
はアンチモンｒ用いた気相拡散音用いても妊しつかえな
い。
第４図に示したｎ形層形成のの’ｂ ＩＪンドープシリ
コン酸化膜１２ケ緩衝フッ酸液で除去したのち、第５図
に水子ようにキャパシタ用の絶縁膜１４ケ形成する。絶
縁膜１４としては、例えはシリコン敵化膜會用いる。シ
リコン酸化膜は、乾燥酸素雰囲気中、９００〜１０００
℃で例えは厚さ１５０＾に形成する。１０１０ｍ−１以
下のりン弄面濃度では酸化速度のリン濃度依存性はｅマ
とんどないため、酸化は低濃度シリコン基、板の揚会と
はは同じ条件で行うことができる。
コン酸化膜１２ケ緩衝フッ酸液で除去したのち、第５図
に水子ようにキャパシタ用の絶縁膜１４ケ形成する。絶
縁膜１４としては、例えはシリコン敵化膜會用いる。シ
リコン酸化膜は、乾燥酸素雰囲気中、９００〜１０００
℃で例えは厚さ１５０＾に形成する。１０１０ｍ−１以
下のりン弄面濃度では酸化速度のリン濃度依存性はｅマ
とんどないため、酸化は低濃度シリコン基、板の揚会と
はは同じ条件で行うことができる。
ここでは、絶縁膜として、シリコン酸化膜？用いたが、
シリコン酸化膜の比誘電率より太さな（［’にもつシリ
コン窒化膜、タンタル酸化膜及びシリコン酸化膜とシリ
コン窒化膜又はタンタル酸化膜の積層膜等ケ用いてもさ
しつかえない。
シリコン酸化膜の比誘電率より太さな（［’にもつシリ
コン窒化膜、タンタル酸化膜及びシリコン酸化膜とシリ
コン窒化膜又はタンタル酸化膜の積層膜等ケ用いてもさ
しつかえない。
次に、絶縁膜１４上に、多結晶シリコンを堆積後、パタ
ーニングしたレジストにマスクに、多結晶シリコンを堆
積して、第６図に示すように電極層１５ｉ形成する。一
度の多結晶シリコン堆積により溝上埋込むためには、多
結晶シリコンの厚さは、溝幅の半分より大きくする必要
がある。また多結晶シリコンＶＣは、不純物をドープす
る必要がある。たとえは、不純物としてリンをドー１す
る方法としては、（ｒ）多結晶シリコンを堆積するとき
にリン荀冷加してリンドープ多結晶シリコンを形成する
方法、←）意図的なドーフ″音材わないで多結晶シリコ
ンを堆積したのち、（７） リンの気相拡散またはリンのイオン注入により不純物ケ
添加する方法がある４、（イ）の方法では、シランおよ
びホスフィン勿用いて、温ｉ ６００〜８００℃のＣＶ
Ｄ法でリンドーフ゛多粕晶シリコンｒ堆積する。また、
（ロフの方法では、シラン音用イテ温度６００〜８００
℃ｏｃＶＤｆｆ：、で７ｙ ドー７多結晶シリコン會堆
積したのち、ｐｏｃｚｓ雰囲気中で８００〜１１００℃
の熱処理會行い、リン拡散７行う。イオン注入による場
合には、加速電圧８０〜１２０ ＫｅＶ 、打込み量１
０ ′″〜１０１６ｃｍ−’の条件でイオン注入全行い
、窒素雰囲気中、８００〜１０００℃で熱処理音材い、
多結晶シリコンの導電率を増す。
ーニングしたレジストにマスクに、多結晶シリコンを堆
積して、第６図に示すように電極層１５ｉ形成する。一
度の多結晶シリコン堆積により溝上埋込むためには、多
結晶シリコンの厚さは、溝幅の半分より大きくする必要
がある。また多結晶シリコンＶＣは、不純物をドープす
る必要がある。たとえは、不純物としてリンをドー１す
る方法としては、（ｒ）多結晶シリコンを堆積するとき
にリン荀冷加してリンドープ多結晶シリコンを形成する
方法、←）意図的なドーフ″音材わないで多結晶シリコ
ンを堆積したのち、（７） リンの気相拡散またはリンのイオン注入により不純物ケ
添加する方法がある４、（イ）の方法では、シランおよ
びホスフィン勿用いて、温ｉ ６００〜８００℃のＣＶ
Ｄ法でリンドーフ゛多粕晶シリコンｒ堆積する。また、
（ロフの方法では、シラン音用イテ温度６００〜８００
℃ｏｃＶＤｆｆ：、で７ｙ ドー７多結晶シリコン會堆
積したのち、ｐｏｃｚｓ雰囲気中で８００〜１１００℃
の熱処理會行い、リン拡散７行う。イオン注入による場
合には、加速電圧８０〜１２０ ＫｅＶ 、打込み量１
０ ′″〜１０１６ｃｍ−’の条件でイオン注入全行い
、窒素雰囲気中、８００〜１０００℃で熱処理音材い、
多結晶シリコンの導電率を増す。
上記（イ）ｈ−よひ（ロ）の場合とも、不純物冷加した
多結晶シリコンは、レジスｔｆマスクに、例えはＣＣｔ
ｔＦｘプラズマによりエツチングし、上述のように電極
１５會形成する。
多結晶シリコンは、レジスｔｆマスクに、例えはＣＣｔ
ｔＦｘプラズマによりエツチングし、上述のように電極
１５會形成する。
次に、第７図に示すように通常のエツチング工程により
絶縁膜１４にコンタクト穴１６ケ開け、ｎ形層へのコン
タクト電極１７ｉ形成する。
絶縁膜１４にコンタクト穴１６ケ開け、ｎ形層へのコン
タクト電極１７ｉ形成する。
（８）
以上の工程にＬ９ｎ形層１３ 、絶縁膜１４あ−よひキ
ャパシタ電＆１５から成るキャパシタが完成する。
ャパシタ電＆１５から成るキャパシタが完成する。
（実施例２） ｐ形シリコン基板ケ用いた、ＭＯ８形ダ
イナミックメモリセルに本発明ケ適用する楊曾について
説明する。
イナミックメモリセルに本発明ケ適用する楊曾について
説明する。
第８図は、ｐ形シリコン基板１に設けらｒした素子量分
１１１１ｖＩ４域２１にシリコン酸化ｔＨ２２２形取し
たのち、パッドシリコン酸化膜２３上のパターニングし
たレジスト２４塗マスクに、セルキャパシタ憤域２５に
ｎ形不純物として例えはヒ累筐たはリン會イオン注入し
、ｎ形層２６紫形成した断面図である。
１１１１ｖＩ４域２１にシリコン酸化ｔＨ２２２形取し
たのち、パッドシリコン酸化膜２３上のパターニングし
たレジスト２４塗マスクに、セルキャパシタ憤域２５に
ｎ形不純物として例えはヒ累筐たはリン會イオン注入し
、ｎ形層２６紫形成した断面図である。
次に、レジスト除去後、ＣＶＤ法によりシリコン窒化膜
２７９よびシリコン酸化膜２８會この順序に核層したの
ち第９園にボ丁ようにパターニングしたレジスト２’Ｑ
−マスクに、上記シリコン酸化＃２８オニひシリコン窒
化膜２７ ｘ ＣＦ’ａおよび水素ケ用い７ｃＲＩＥで
エツチングする。
２７９よびシリコン酸化膜２８會この順序に核層したの
ち第９園にボ丁ようにパターニングしたレジスト２’Ｑ
−マスクに、上記シリコン酸化＃２８オニひシリコン窒
化膜２７ ｘ ＣＦ’ａおよび水素ケ用い７ｃＲＩＥで
エツチングする。
ここで、シリコン窒化膜２７は以下の工程で示さｒｌ、
るシリコン酸化膜２Ｂリオーバエツナングの除に素十間
分喘用シリコン酸化腺２２の表向がエツテングさｒする
の葡避けるＫめである。
るシリコン酸化膜２Ｂリオーバエツナングの除に素十間
分喘用シリコン酸化腺２２の表向がエツテングさｒする
の葡避けるＫめである。
次ＶＣ１実施例ｌで乃くし罠工９に、シリコン酸化膜２
８２マスクに、シリコン基板１ｉＲＩＥＶＣ工９エツナ
ンクして第１θ図に示す工うに例えは暢０．５μｍ、深
さ１．５μｍの信１１ ？ｒ影形成る。
８２マスクに、シリコン基板１ｉＲＩＥＶＣ工９エツナ
ンクして第１θ図に示す工うに例えは暢０．５μｍ、深
さ１．５μｍの信１１ ？ｒ影形成る。
次に、芙ｔｓ ｖａ」ｔ−ｃボしたように、リンドーフ
シリコン酸化＠１２會堆槓したのり、熱処理會行い 第
１１図に示１ように、ｎ形層３０葡形成する。
シリコン酸化＠１２會堆槓したのり、熱処理會行い 第
１１図に示１ように、ｎ形層３０葡形成する。
ここで、第８図で示したイオン注入によυ形ｂｚし７（
ｎ形層２６ｒよ、リンドーグシリコン岐化膜カらのリン
拡散により形成さくＬだｎ形ノーと一体化し、溝奮含ひ
セルキャバシク黴域にｎ形層（資）が形＆さｔした。
ｎ形層２６ｒよ、リンドーグシリコン岐化膜カらのリン
拡散により形成さくＬだｎ形ノーと一体化し、溝奮含ひ
セルキャバシク黴域にｎ形層（資）が形＆さｔした。
次に、リンドーフシリコン酸化膜１２．シリコン窒化腺
２７↓・よひバッドシリコン酸化膜２３ヲ除去し罠の５
、実施例１で示したように、セルキャパシタ用杷練膜１
４７例えは厚６１５０λＶ＜形成し、更Ｖ＜−ｓ リ
ンケ硲加した多結晶シリコンによジ第１２図に示すよう
にセルプレート電極１５ケ形成する。
２７↓・よひバッドシリコン酸化膜２３ヲ除去し罠の５
、実施例１で示したように、セルキャパシタ用杷練膜１
４７例えは厚６１５０λＶ＜形成し、更Ｖ＜−ｓ リ
ンケ硲加した多結晶シリコンによジ第１２図に示すよう
にセルプレート電極１５ケ形成する。
次に、セルプレート電極で被わｒ［でいない絶縁膜１４
ケ緩衝フツ敵液で除去したのち、シリコン基板の熱酸化
にエフケート酸化膜３１ケ形成し、第１３図に示すよう
に、ケート電榴３２ケ形成し、ソース寂よひドレイン用
のｎ形層３３ケ形成する。
ケ緩衝フツ敵液で除去したのち、シリコン基板の熱酸化
にエフケート酸化膜３１ケ形成し、第１３図に示すよう
に、ケート電榴３２ケ形成し、ソース寂よひドレイン用
のｎ形層３３ケ形成する。
ケート酸化膜の形成において、同時に多結晶シリコンも
酸化されるため、シリコン酸化膜３４が形成塾ｆる。ワ
ード線となるケート電極としては、リン、ヒ素またはホ
ウ素を添加した多結晶シリコンあるいはモリブテン、タ
ンタル等の高融点金槁ケ用いることができる。ソース寂
よひトレイン用のｎ形層はヒ素イオンヶ加速策圧８０〜
１００Ｋｅｙ、打込み量１０ ” 〜５ Ｘ １０ ”
ｃｍ−２の米作でイオン注入すれば良い。ヒ素に代え
てリンをイオン注入してもδしつたえない。
酸化されるため、シリコン酸化膜３４が形成塾ｆる。ワ
ード線となるケート電極としては、リン、ヒ素またはホ
ウ素を添加した多結晶シリコンあるいはモリブテン、タ
ンタル等の高融点金槁ケ用いることができる。ソース寂
よひトレイン用のｎ形層はヒ素イオンヶ加速策圧８０〜
１００Ｋｅｙ、打込み量１０ ” 〜５ Ｘ １０ ”
ｃｍ−２の米作でイオン注入すれば良い。ヒ素に代え
てリンをイオン注入してもδしつたえない。
次に、層間杷縁膜謁として例えはリンドープシリコン酸
化膜？堆積し、第１４図に示すように、ｎ形層上にコン
タクト穴３６をあけ、ビット線となる配線電極３７とコ
ンタクトにとる。
化膜？堆積し、第１４図に示すように、ｎ形層上にコン
タクト穴３６をあけ、ビット線となる配線電極３７とコ
ンタクトにとる。
以上によｐＨ−ランシスタｈ−工ひｌキャノくシタから
成るメモリセルが完成丁ゐが、での半面図を第１５図に
示す。糾森部ＩＣ溝が形成されている。ＡＡ’の切断凹
か第１４図である。実施例２でμ、セルチャバシタの中
９！：都に１本の構勿形成し罠か、セルキャパシタ南域
に入る範囲Ｔ：溝の不備ｌπμ形状ケ変えることかでき
る。例として、構３本の楊曾あ゛よひ清音）出折させた
楊付會そｎ、 ’ｔｊ ｒｌ、 第１６図お工ひ第１７
凶にボテ。
成るメモリセルが完成丁ゐが、での半面図を第１５図に
示す。糾森部ＩＣ溝が形成されている。ＡＡ’の切断凹
か第１４図である。実施例２でμ、セルチャバシタの中
９！：都に１本の構勿形成し罠か、セルキャパシタ南域
に入る範囲Ｔ：溝の不備ｌπμ形状ケ変えることかでき
る。例として、構３本の楊曾あ゛よひ清音）出折させた
楊付會そｎ、 ’ｔｊ ｒｌ、 第１６図お工ひ第１７
凶にボテ。
（発明の効果）
以上説明したように、本発明ＶＣよｆＬは、溝全利用し
一〇キャパシタ盆形戚し、かつ、キャノくシタ鴇域のシ
リコン基板表部にシリコン基板の導電形とは異なる導電
層ヶ設っていゐπめ、キャパシタ容量か大きく、かつキ
ャノ・シタ電極への電圧印加か不をなキャパシタ絶縁膜
することかできる。例えは先に述べた実施例２のキャノ
々シタでは、同様の幅で形成した溝なしの従来のキャパ
シタに比べ約２倍のキャパシタ容量會実現できる。なお
、この容量は溝の深さ【深くすれはするほど大きくする
ことができることは１う１でもない。また電圧印加が不
贅なため、キャパシタ絶縁膜の夕餉ｖ？実効的によける
ことかできる。七のため、不発開音用いてメモリセル勿
形成すると、集積度寂よひ歩＊ ！７． ｋ向上妊ぜる
ことかできる。
一〇キャパシタ盆形戚し、かつ、キャノくシタ鴇域のシ
リコン基板表部にシリコン基板の導電形とは異なる導電
層ヶ設っていゐπめ、キャパシタ容量か大きく、かつキ
ャノ・シタ電極への電圧印加か不をなキャパシタ絶縁膜
することかできる。例えは先に述べた実施例２のキャノ
々シタでは、同様の幅で形成した溝なしの従来のキャパ
シタに比べ約２倍のキャパシタ容量會実現できる。なお
、この容量は溝の深さ【深くすれはするほど大きくする
ことができることは１う１でもない。また電圧印加が不
贅なため、キャパシタ絶縁膜の夕餉ｖ？実効的によける
ことかできる。七のため、不発開音用いてメモリセル勿
形成すると、集積度寂よひ歩＊ ！７． ｋ向上妊ぜる
ことかできる。
第１図は従来形のメモリセルの断面図、第２図ないし第
７図は実施例１に示した工程の断面図、第８図ないし第
１４図は実施ｆ′ｌ１２に示した工程の断面図、第１５
図ないし第１７図はメモリセルの平面図會示す。 ■・・・・・・・・・・・・・・・ｐ形シリコン基板、
２・・・・・・・・・・・・・・・絶縁膜３・・・・・
・・・・・・・・・・セルプレート電極４．５・・・・
・・・・・ソース、ドレインｎ形ｊ曽６・・・・・・・
・・・・・・・・ゲート絶縁膜、７・・・・・・・・・
・・・・・・ゲート電極８・・・・・・・・・・・・・
・・反転層９・・・・・・・・・・・・・・エツナング
マスク１０・・・・・・・・・・・・・・・レジスト１
１・・・・・・・・・・・・・・・溝１２・・・・・・
・・・・・・・・・リントーノシリコン酸化膜１３・・
・・・・・・・・・・・・・ｎ形層１４・・・・・・・
・・・・・・・・絶ｋ１．膜１５・・・・・・・・・・
・・・・・亀伽四曽１６・・・・・・・・・・・・・・
・コンタクト穴１７・・・・・・・・・・・・・・・コ
ンタクト′…、幌２１・・・・・・・・・・・・・・・
累土間分離鎖酸２２・・・・・・・・・・・・・・・シ
リコン酸化膜２３・・・・・・・・・・・・・・・バッ
トシリコン［Ｅ［２４・・・・・・・・・・・・・・・
レジスト２５・・・・・・・・・・・・・・・セルキャ
パシタ領域２６・・・・・・・・・・・・・・・ｎ形層
２７・・・・・・・・・・・・・・・シリコン窒化膜２
８・・・・・・・・・・・・・・・シリコン酸化膜２９
・・・・・・・・・・・・・・・レジスト３０ ・・・
・・・・・・・・・・・・ ｎ形７曽３１・・・・・・
・・・・・・・・・ケート酸化膜３２・・・・・・・・
・・・・・・・ゲート電極３３・・・・・・・・・・・
・・・・ｎ形層３４・・・・・・・・・・・・・・・シ
リコン酸化膜３５・・・・・・・・・・・・・・・層間
絶縁膜３６・・・・・・・・・・・・・・・コンタクト
穴３７・・・・・・・・・・・・・・・配線電極特許出
願人 日本電信電砧公社 第１０図 第１４図 第１６図 竺１７Ｗｉ
７図は実施例１に示した工程の断面図、第８図ないし第
１４図は実施ｆ′ｌ１２に示した工程の断面図、第１５
図ないし第１７図はメモリセルの平面図會示す。 ■・・・・・・・・・・・・・・・ｐ形シリコン基板、
２・・・・・・・・・・・・・・・絶縁膜３・・・・・
・・・・・・・・・・セルプレート電極４．５・・・・
・・・・・ソース、ドレインｎ形ｊ曽６・・・・・・・
・・・・・・・・ゲート絶縁膜、７・・・・・・・・・
・・・・・・ゲート電極８・・・・・・・・・・・・・
・・反転層９・・・・・・・・・・・・・・エツナング
マスク１０・・・・・・・・・・・・・・・レジスト１
１・・・・・・・・・・・・・・・溝１２・・・・・・
・・・・・・・・・リントーノシリコン酸化膜１３・・
・・・・・・・・・・・・・ｎ形層１４・・・・・・・
・・・・・・・・絶ｋ１．膜１５・・・・・・・・・・
・・・・・亀伽四曽１６・・・・・・・・・・・・・・
・コンタクト穴１７・・・・・・・・・・・・・・・コ
ンタクト′…、幌２１・・・・・・・・・・・・・・・
累土間分離鎖酸２２・・・・・・・・・・・・・・・シ
リコン酸化膜２３・・・・・・・・・・・・・・・バッ
トシリコン［Ｅ［２４・・・・・・・・・・・・・・・
レジスト２５・・・・・・・・・・・・・・・セルキャ
パシタ領域２６・・・・・・・・・・・・・・・ｎ形層
２７・・・・・・・・・・・・・・・シリコン窒化膜２
８・・・・・・・・・・・・・・・シリコン酸化膜２９
・・・・・・・・・・・・・・・レジスト３０ ・・・
・・・・・・・・・・・・ ｎ形７曽３１・・・・・・
・・・・・・・・・ケート酸化膜３２・・・・・・・・
・・・・・・・ゲート電極３３・・・・・・・・・・・
・・・・ｎ形層３４・・・・・・・・・・・・・・・シ
リコン酸化膜３５・・・・・・・・・・・・・・・層間
絶縁膜３６・・・・・・・・・・・・・・・コンタクト
穴３７・・・・・・・・・・・・・・・配線電極特許出
願人 日本電信電砧公社 第１０図 第１４図 第１６図 竺１７Ｗｉ
Claims (1)
- 【特許請求の範囲】 （υ導電形の半導体基板の主表面に形成ざｉｔた溝の内
表面鳩か、＠配半導体基板の都電形と異なる導電形’に
！Ｌ、７Ｄλつ前記の溝の同表向上に、絶鍼膜寂よひ屯
惨虐が形成さｎ、たキャパシタが設けられていることを
特徴とする半導体集積回路装置。 （２）導電形の半導体基板の主表面のｆｆｔ定領域に清
音形成する工程と、前記の溝の内面に前記半導体基板の
導電形と異なる導電層？形成する工程と、前記の専電噛
上ＶＣ絶縁膜２工ひ電極層會この順序に積層することに
よりキャパシタを形成する工程と勿宮むこと盆特徴とす
る半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056845A JPS59184555A (ja) | 1983-04-02 | 1983-04-02 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056845A JPS59184555A (ja) | 1983-04-02 | 1983-04-02 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59184555A true JPS59184555A (ja) | 1984-10-19 |
Family
ID=13038741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056845A Pending JPS59184555A (ja) | 1983-04-02 | 1983-04-02 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184555A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194768A (ja) * | 1985-02-22 | 1986-08-29 | Nec Corp | Ｍｉｓ型半導体記憶装置及びその製造方法 |
| JPS6223153A (ja) * | 1985-07-23 | 1987-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63133665A (ja) * | 1986-11-26 | 1988-06-06 | Matsushita Electronics Corp | 半導体記憶装置 |
| US4791610A (en) * | 1985-05-24 | 1988-12-13 | Fujitsu Limited | Semiconductor memory device formed of a SOI-type transistor and a capacitor |
| JPS6489360A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Semiconductor storage device and manufacture thereof |
| JPH0691210B2 (ja) * | 1984-11-30 | 1994-11-14 | アメリカン テレフオン アンド テレグラフ カムパニ− | Ｄｒａｍセル用高性能トレンチコンデンサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269589A (en) * | 1975-12-08 | 1977-06-09 | Hitachi Ltd | Semiconductor capacity element |
| JPS5660045A (en) * | 1979-10-23 | 1981-05-23 | Nec Corp | Semiconductor device |
-
1983
- 1983-04-02 JP JP58056845A patent/JPS59184555A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269589A (en) * | 1975-12-08 | 1977-06-09 | Hitachi Ltd | Semiconductor capacity element |
| JPS5660045A (en) * | 1979-10-23 | 1981-05-23 | Nec Corp | Semiconductor device |
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| JPS61194768A (ja) * | 1985-02-22 | 1986-08-29 | Nec Corp | Ｍｉｓ型半導体記憶装置及びその製造方法 |
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| JPS6223153A (ja) * | 1985-07-23 | 1987-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63133665A (ja) * | 1986-11-26 | 1988-06-06 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS6489360A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Semiconductor storage device and manufacture thereof |
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