JPS59189448A - オペランドバツフア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、メモリ読出しデータを演算装置への演算入力
オペランドとして貯蔵しておくオペランドバッファの接
続に関する。

（従来技術） 従来から計算機の演算装置がパイプラインにより構成さ
れていない場合には、演算性能上、オペラントンエッチ
が限界になることが少ないため、主記憶装置からのメモ
リ読出しデータを演算入力オペラ７ンドとして貯蔵して
おくだめのオペランドバッファは通常の場合には設置し
ておかなかった。

この場合、演算装置がパイプラインにより構成されてい
れば、対応して演算装置にオペランドが供給されるため
、通常、先取り装置を伴ってオペランドと命令との先取
りが行われる。しかし、先取り装置と演算装置とが演算
装置への起動とオペランドフェッチとに完全に同期して
動作していれば、オペランドバッファを使用する必要は
ない。

しかし、可変長命令を実行する場合には、オペランド長
によって実行時間が変化するので、先取り装置と演算装
置とを完全に同期させることは困難なことが多い。そこ
で、先取り装置と演算装置とを非同期に動作させると、
両者の間の受渡しを行うためのバッファが必要となり、
オペランドを貯蔵しておくオペランドバッファの存在が
必要である。

以上説明したように、従来のオペランドバッファには先
入れ、先出し形の貯蔵されているオペランドを順次、演
算入力データとして取出す機能があれば十分であった。

命令形式の立場から供給されるオペランドの種顛をみる
と、ＲＲタイプと。

ＲＸタイプと、ＲＳタイプと、ＳＳタイプと、その他の
タイプとがある。ＲＲタイプを除き、メモリオペランド
を入カオベランドとする命令をオペランドバッファの機
能にしたがってすべて実行しようとすると、必ずしも効
率的ではないという欠点があった。

（発明の目的） 本発明の目的は、オペランドバッファ本体に対して先入
れ、先取９によらず非同期式に命令を演算装置に対して
受渡しをするために複数のエントリを有するオペランド
バッファ本体を備え、且つ、複数のエントリを指示する
だめの複数のポインタを備えると共に、これらのポイン
タの内容をあらかじめ設定された値だけ更新するための
手段を設けることにより上記欠点を除去し、演算入力オ
ペランドとしてメモリ読出しデータを使用した命令を効
率よく実行するオペランドバッファを提供することにあ
る。

（発明の構成） 本発明によるオペランドバッファは、オペランドバッフ
ァ本体と、格納ポインタと、第１および第２の読出しポ
インタと、ポインタ更新手段と。

アライナとを具備して構成したものである。

オペランドバッファ本体は演算装置への演算入力オペラ
ンドとして使用されるメモリ読出しデータを貯蔵してお
くための複数個のエントリを有するものである。

格納ポインタはオペランドバッファ本体に対して書込み
エントリを指示するためのものである。

第１の読出しポインタはオペランドバッファ本体に対し
て読出しエントリを指示するためのものであｐ、第２の
読出しポインタは第１の読出しポインタの内容に一定値
を加えた値を指示するためのものである。

ポインタ更新手段は、格納ポインタ、ならびに第１およ
び第２の読出しポインタに対してあらかじめ設定された
値だけ内容を更新するだめのものであり、複数の比較器
と１選択器と、差分レジスタとがら成るものである。

アライナはオペランドバッファ本体から第１および第２
の読出しポインタの指示にしたがいながら、順次、ポイ
ンタ更新手段により更新されて読出されてきた命令の上
位バイトと下位ノくイトとを規定境界、または左詰めに
再配置して整列させるだめのものであろう （実施例） 次に、本発明によるオペランドバッファの一実施例のブ
ロック構成を第１図に示す。第１図において、オペラン
ドバッファはオペランドバッファ本体１と、格納ポイン
タ２と、第１および第２の読出しポインタ３，４と、第
１〜第４の加算器７〜１０と１選択器１１と、差分レジ
スタ１２と。

アライナ１３とを具備して構成したものである。

上の説明において、第１および第２の加算器７゜８ｔｒ
ｉ１を加算するものであり、第３の加算器９は２を加算
するものであシ、第４の加算器１０は差分加算器である
。

次に、第１図にしたがって本発明の詳細な説明する。本
実施例においては、主記憶装置からのメモリ読出しデー
タｔ／′ｉ８バイト境界から始まる８バイト幅のデータ
である。したがって、メモリオペランドが規定の境界に
配置されていない場合には、データを整列することが必
要となる。

第１図において、オペランドバッファ本体１は８つのエ
ントリを備え、格納ポインタ２と、第１および第２の読
出しポインタ３，４とに接続されティる。第１および第
２の読出しポインタ３，４からはそれぞれ読出し位置を
示す出力が得られる。

格納ポインタ２は、主記憶装置からのメモリ読出しデー
タをリプライとして受取るごとに、第１の加算器７によ
ジ内容が１だけ加算される。第１の読出しポインタ３は
、オペランドバッファ本体１に貯蔵されているメモリ読
出しデータが使用済みになるごとに、第２の加算器８、
あるいは第３の加算器９のいずれかの出力が選択器１１
により選択されるごとに、その内容が更新されるもので
ある。

なお、選択器１１においては、第１の読出しポインタ３
の更新前のもとの値も選択することが可能である。第２
の読出しポインタ４の内容の更新されるタイミングは第
１の読出しポインタ３の内容の更新されるタイミングと
同じである。第２の読出しポインタ４の内容は、第１の
読出しポインタ３の内容との差分を生成する第４の加算
器１０の出力顛より更新される。差分レジスタ１２の内
容（低温１および第２の読出しポインタ３，４の差分を
セットするためのレジスタであり、命令に対応してセッ
トすることが可能である。差分レジスタ１２には通常、
１がセットされていて、第２の読出しポインタ４の内容
は第１の読出しポインタ３の゛内容よりも１だけ大きい
。オペランドバッファ本体１から読出し出力信号線５，
６を介して送出されたデータはアライナを通してあらか
じめ規定されていた境界、または左詰めに再配置された
後で演算装置に送出される。演算装置は８バイト幅のも
のである。ここで、アライナ、および演算装置は従来技
術によるものである。

第２図は、第１図に示すオペランドバッファ本体１にセ
ットされている読出しデータを示す図であり、第２図に
おいてはメモリ読出しデータＡ。

Ｂ、Ｃがオペランドバッファ本体１にセットされていて
、次のような一対の浮動小数点命令を順次実行するもの
と仮定する。

すなわち、 （１）　倍精度１乗算（ＲＸタイプ、非規定境界）（２
）　　倍精度、加算（ＲＸタイプ、規定境界）である。

差分レジスタ１２には通常、ｌがセットされているので
、第１の読出しポインタ３はエントリ０１第２の読出し
ポインタ４はエントリ１を指示している。したがって、
オペランドバッファ本体１からの出力信号線５にａＡが
出力され、出力信号線６にｔｒｉＢが出力されている。

倍精度の乗算命令におけるメモリオペランドは非規定境
界にあるため、メモリ読出しデータＡ　、Ｂｆｌ共にア
ライナを介して演算装置に対して送出され、第１の読出
しポインタ３の内容は第３の加算器９により２だけ増分
されて更新される。そこで、第１の読出しポインタ３の
内容はエントリ２を指示し、第２の読出しポインタ４の
内容はエントリ３を指示する。倍精度の加算命令におけ
るメモリオペランドに規定境界にあるため、メモリ読出
しデータＣのみを使用して第１の読出しポインタ３の内
容が１だけ増分されて更新され、第１の読出しポインタ
３の内容はエントリ３を指示し、第２の読出しポインタ
４の内容はエントリ４を指示する。

第３図は、第１図に示すオペランドバッファ本体１にセ
ットされている読出しデータを示す図であシ、第３図に
おいてはメモリ読出しデータＡＯ〜Ａ２．ＢＯ−Ｂ２が
オペランドバッファ本体１にセットされていて、可変長
の論理比較命令（ＳＳタイプ、オペランド長が１５バイ
トであって、８バイト境界から開始しないと仮定）を実
行す、−ものと仮定する。

まず、先取り装置は、第１および第２のオペランドを交
互にフェッチし、メモリ読出しデータが第３図に示すよ
うな形にしたがってオペランドバッファ本体１にセット
されると想定する。そこで、差分レジスタ１２の内容を
１から２にセットしなおし、第１の読出しポインタ３に
は元の値を選択装置１１により選択して更新の指示を送
出すると第１の読出しポインタ３の内容はエントリ３を
指示し、第２の読出しポインタ４の内容はエントリ５を
指示する。そこで、オペランド１とオペランド２とは共
に左詰めにして演算装置に送出される。

ＡｏとＡ１とからオペランド１として８バイトのデータ
を演算装置へ送出し、第１および第２の読出しポインタ
３，４の内容を１だけ増分した後、ＢＯとＢ１とからオ
ペランド２として８バイトのデータを演算装置へ送出す
る。次に、第１および第２の読出しポインタ３，４の内
容を１だけ増分した後、Ａ１とＡ２とからオペランド１
として７バイトを演算装置へ送出し、第１および第２の
読出しポインタ３，４の内容を１だけ増分した後、Ｂ１
とＢ２とからオペランド２として７バイトを演算装置へ
送出し、再び第１および第２の読出しポインタ３，４の
内容を１だけ増分して論理比較命令を実行する。そこで
、最後に第１の読出しポインタ３の内容はエントリ７を
指示し、第２の読出しポインタ４の内容はエントリ１を
指示する。

ここで、ポインタＨＭＯＤ８により巡回するものである
。差分レジスタ１２の内容を２から１にセットし直し、
選択装置１１により第３の比較器９の出力を選択してポ
インタの内容を更新すると、第１の読出しポインタ３の
内容はエントリ１を指示し、第２の読出しポインタ４の
内容はエントリ２を指示する。その後、後続命令のため
の後処理をして動作を終了する。

（発明の効果） 以上説明したように、本発明にはオペランドバッファ本
体に対して先入れ、先取りによらず非同期式に命令を演
算装置に対して受渡しをするために複数のエントリを有
するオペランドバッファ本体を備え、且つ、複数のエン
トリを指示するだめの複数のポインタを備えると共に、
これらのポインタの内容をあらかじめ定められた値だけ
更新するための手段を設け、上記によりオペランドバッ
ファ本体から読出された命令の上位バイトと下位バイト
とを整列させるように構成することによシ、命令が効率
よく演算装置に対して供給できるという効果がある。

【図面の簡単な説明】

第１図は本発明によるオペランドバッファの一実施例を
示すブロック図である。 第２図、および第３図は、それぞれ第１図に示すオペラ
ンドバッファにおけるエントリ番号と命令実行における
メモリ読出しデータとの対応を示す図である。 １１１−・オペランドバッファ本体 ２〜４・・・ポインタ ５．６・・・信号線 ７〜１０・・・加算器 １１・・・選択器 １２φ・・差分レジスタ １３・ａ＠アライナ 特許出願人　日本電気株式会社 代理人　弁理士　井　ノ　ロ　　　壽 才２図 才３図 ２６７−

Claims (1)

【特許請求の範囲】
1. 演算装置への演算入力オベラシドとして使用されるメモ
   リ読出しデータを貯蔵しておくための複数個のエントリ
   を有するオペランドバッファ本体と、前記オペランドバ
   ッファ本体に対して書込みエントリを指示するための格
   納ポインタと、前記オペランドバッファ本体に対して読
   出しエントリを指示するための第１の読出しポインタと
   、前記第１の読出しポインタの内容に一定値を加えた値
   を指示するための第２の読出しポインタと、＠記格納ポ
   インタならびに前記第１および第２の読出しポインタに
   対してあらかじめ設定された値だけ内容を更新するため
   の複数の比較器と選択器と差分レジスタとから成るポイ
   ンタ更新手段と、前記オペランドバッファ本体から前記
   第１および第２の読出しポインタの指示にしたがいなが
   ら順次、前記ポインタ更新手段によシ更新されて読出さ
   れてきた命令の上位バイトと下位バイトとを規定境界、
   または左詰めに再配置して整列させるためのアライナと
   を具備して構成したことを特徴とするオペランドバッフ
   ァ。