JPS59193045A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS59193045A JPS59193045A JP58065464A JP6546483A JPS59193045A JP S59193045 A JPS59193045 A JP S59193045A JP 58065464 A JP58065464 A JP 58065464A JP 6546483 A JP6546483 A JP 6546483A JP S59193045 A JPS59193045 A JP S59193045A
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- semiconductor
- region
- semiconductor device
- semiconductor region
- semiconductor substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置とその製造方法に関１−ろもので
ある。
ある。
半導体メモリの１つであるＩ） ＩＬ Ａ Ｍ （Ｄｙ
ｎａｔｎｉ ｃｌａｎｄｏｍへｃｃｅｓｓ Ｍｅｍｏｒ
ｙ ）を備えた半忠体装置において、それを構成−ｆ７
−、メモリアレイ部、基板バイアス電位発生回路のＭ
Ｉ Ｓ （Ｍｅｔａｌ １ｎｓｕｌａ−ｔｏｒ Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ ）型チャージポンプ容量部等の
少なくとも一部の周辺に、半導体基板内に存在する好ま
しくない少数キャリアを捕獲するための半導体装置動作
電源電／ｆＶｃｃ電位か−ｊカ０された半導体領域を設
けることが知られている。これは、一般的にカードリン
グ構造と呼ばれている。
ｎａｔｎｉ ｃｌａｎｄｏｍへｃｃｅｓｓ Ｍｅｍｏｒ
ｙ ）を備えた半忠体装置において、それを構成−ｆ７
−、メモリアレイ部、基板バイアス電位発生回路のＭ
Ｉ Ｓ （Ｍｅｔａｌ １ｎｓｕｌａ−ｔｏｒ Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ ）型チャージポンプ容量部等の
少なくとも一部の周辺に、半導体基板内に存在する好ま
しくない少数キャリアを捕獲するための半導体装置動作
電源電／ｆＶｃｃ電位か−ｊカ０された半導体領域を設
けることが知られている。これは、一般的にカードリン
グ構造と呼ばれている。
不要な少数キャリアは、主に、ＭＩＳ型チャージポンプ
容ｉ部が基板電位発生回路の信号発振部からの信号によ
って動作する場合、特に、前記信号が高電位信号から低
電位信号に変換する際に、ＭＩＳ型ナヤージボング容量
部を構成するＭＩＳましくない順バイアスを生じること
によって発生する。この好ましくない少数キャリアは、
メモリアレイ部を構成するメモリセルの容量部に注入さ
れると、その情報が変動してＤＲＡＭに誤動作を生じや
すく、半導体装置の信頼性を著しく低減し。
容ｉ部が基板電位発生回路の信号発振部からの信号によ
って動作する場合、特に、前記信号が高電位信号から低
電位信号に変換する際に、ＭＩＳ型ナヤージボング容量
部を構成するＭＩＳましくない順バイアスを生じること
によって発生する。この好ましくない少数キャリアは、
メモリアレイ部を構成するメモリセルの容量部に注入さ
れると、その情報が変動してＤＲＡＭに誤動作を生じや
すく、半導体装置の信頼性を著しく低減し。
てしまう。
従って、少数キャリアの発生部分ならびに少数キャリア
の影響を受けやすい部分の少なくとも一部の周辺に、前
記カードリング構造を採用することは、半導体装置の信
頼性を向上するために必要であった。
の影響を受けやすい部分の少なくとも一部の周辺に、前
記カードリング構造を採用することは、半導体装置の信
頼性を向上するために必要であった。
しかしながら、不発明者の実験、検討の結果、従来の半
導体装置に採用されているカードリング構造においては
、カードリング構造の半導体領域と半導体基板とのｐｎ
接合部から半導体基板内に伸びる空乏領域が充分でなく
、該空乏領域によって少数キャリアを捕獲する効果が小
さいことが判明した。従来のガードリング構造は、半導
体基板表面部に浮遊する少数キャリアを捕＠することは
できろが、半導体基板内部を浮遊する少数キャリアの捕
獲には充分でなかった。そのために、少９キャリアの発
生部分、特に、Ｍｌｌチャージポンプ容量部近傍に配置
されたメモリセルの情１４に変動を生じろことがあり、
半導体装置の信頼性の低下が避けられなかった。
導体装置に採用されているカードリング構造においては
、カードリング構造の半導体領域と半導体基板とのｐｎ
接合部から半導体基板内に伸びる空乏領域が充分でなく
、該空乏領域によって少数キャリアを捕獲する効果が小
さいことが判明した。従来のガードリング構造は、半導
体基板表面部に浮遊する少数キャリアを捕＠することは
できろが、半導体基板内部を浮遊する少数キャリアの捕
獲には充分でなかった。そのために、少９キャリアの発
生部分、特に、Ｍｌｌチャージポンプ容量部近傍に配置
されたメモリセルの情１４に変動を生じろことがあり、
半導体装置の信頼性の低下が避けられなかった。
本発明の目的は、半導体基板表面部２よび内部を浮遊す
る少数キャリアの捕獲に最適なカードリング構造を備え
、少数キャリアによるＤ Ｒ，ＡＭの誤動作を低減した
信頼性の高い半導体装置、ならびに、その製造方法を提
供することにある。
る少数キャリアの捕獲に最適なカードリング構造を備え
、少数キャリアによるＤ Ｒ，ＡＭの誤動作を低減した
信頼性の高い半導体装置、ならびに、その製造方法を提
供することにある。
なお、本発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および旅付図面からあきらかにさ
れるであろう。
徴は、本明細書の記述および旅付図面からあきらかにさ
れるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ガードリングを構成する半導体領域と半導体
基板とのｐｎ接合部から半導体基板内部により大きく伸
びる空乏領域を形成することにより、従来捕獲すること
ができなかった半導体基板内部に浮遊する好ましくない
少数キャリアを捕獲し、少数キャリアによるＤＲＡＭの
誤動作を低減し、半導体装置の信頼性を向上することに
ある。
基板とのｐｎ接合部から半導体基板内部により大きく伸
びる空乏領域を形成することにより、従来捕獲すること
ができなかった半導体基板内部に浮遊する好ましくない
少数キャリアを捕獲し、少数キャリアによるＤＲＡＭの
誤動作を低減し、半導体装置の信頼性を向上することに
ある。
〔実施例１〕
第１図は、本発明の第１実施例を説明するためのＤＲＡ
Ｍを備えた半導体装置の概要図である。
Ｍを備えた半導体装置の概要図である。
なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
第１図において、１はシリコン（Ｓｉ）単結晶からなる
ｐ型の半導体基板であり、その上部に種々の半導体素子
、配線等を形成して半導体装置な構成するためのもので
ある。２は半導体基板１の中央部に２マット万式によっ
て設けられたメモリアレイであり、行列状に配置された
複数のメモリセルによって構成されている。このメモリ
アレイ２は記憶機能を有するものであり、該記憶機能は
各々のメモリセルが有する情報によって構成されている
。メモリセルの情報は、メモリセルを構成てる容量部に
蓄積される電荷量によって決定される。
ｐ型の半導体基板であり、その上部に種々の半導体素子
、配線等を形成して半導体装置な構成するためのもので
ある。２は半導体基板１の中央部に２マット万式によっ
て設けられたメモリアレイであり、行列状に配置された
複数のメモリセルによって構成されている。このメモリ
アレイ２は記憶機能を有するものであり、該記憶機能は
各々のメモリセルが有する情報によって構成されている
。メモリセルの情報は、メモリセルを構成てる容量部に
蓄積される電荷量によって決定される。
ｌ−かしながら、前記電荷量は好ましくない少数キャリ
アの注入によって影響されやすい。従って、メモリアレ
イ２には、少佐キャリアの注入を防止する必要がある。
アの注入によって影響されやすい。従って、メモリアレ
イ２には、少佐キャリアの注入を防止する必要がある。
３Ａはメモリアレイ２０周辺部に本発明の第１実施例に
よって設けられたガードリングであり、外部からメモリ
アレイ２への少数キャリアの注入を防止するためのもの
である。このガードリング３への構造については、後述
する。
よって設けられたガードリングであり、外部からメモリ
アレイ２への少数キャリアの注入を防止するためのもの
である。このガードリング３への構造については、後述
する。
４は、半導体基板１下邪の右側に設げられた基板電位発
生回路のＭｌ、Ｓ型チャージポンプ容量部であり、半導
体基板１の電荷を吸引する１こめのものである。ＭＩＳ
型チャージポンプ答重部４は、基板電位発生回路の信号
発振部５からの信号によって動作するようになっており
、該動作によって好ましくない少数キャリアを生じやす
い。従って、ＭＩＳ型ナヤージポンプ容量部４かも外部
への、少数キャリアの放出を防止する必要がある。３Ｂ
はＭＩＳＶチャージポンプ容量部容量層４０周辺部明の
第１実施例によって設けられたガードリングであり、Ｍ
ｉｓ型チャージポンプ容量部４から外部への少数キャリ
アの放出を防止するためのものである。このカードリン
グ３Ｂの構造は前記カードリング３Ａと同様であり、後
述する。
生回路のＭｌ、Ｓ型チャージポンプ容量部であり、半導
体基板１の電荷を吸引する１こめのものである。ＭＩＳ
型チャージポンプ答重部４は、基板電位発生回路の信号
発振部５からの信号によって動作するようになっており
、該動作によって好ましくない少数キャリアを生じやす
い。従って、ＭＩＳ型ナヤージポンプ容量部４かも外部
への、少数キャリアの放出を防止する必要がある。３Ｂ
はＭＩＳＶチャージポンプ容量部容量層４０周辺部明の
第１実施例によって設けられたガードリングであり、Ｍ
ｉｓ型チャージポンプ容量部４から外部への少数キャリ
アの放出を防止するためのものである。このカードリン
グ３Ｂの構造は前記カードリング３Ａと同様であり、後
述する。
第２図は、本発明の第１実施例のガードリング構造を説
明するための半導体装置の要部断面図である。な）、第
２図に示す要部断面図は、前記第１図に示すガードリン
ク３Ａ、３ＢＯＸ−Ｘ線における断面である。
明するための半導体装置の要部断面図である。な）、第
２図に示す要部断面図は、前記第１図に示すガードリン
ク３Ａ、３ＢＯＸ−Ｘ線における断面である。
第２図に２いて、６は半導体基板１に設けられたガード
リング形成領域である。７はガードリング形成領域６０
半導体基板１上邪に設けられた絶縁膜である。１０はカ
ードリング形成領域６を囲むように半導体基板１上部に
設けられた絶縁膜（フィールド絶縁膜）であり、近接す
る半導体素子と電気的に分離するためのものである。こ
の絶縁膜７．１０は、例えは二酸化シリコン（８１０２
）からなっている。１１は絶縁膜１０下部の半導体基板
１に設けられたｐ＋型のチャンネルストッパ領域であり
、近接する半導体素子間とより電気的に分離するための
ものである。１２はソノ−ドリング形成領域６の中央部
の絶縁膜７を除去して設けられた孔であり、半導体基板
１に本発明によって設けるべき半導体領域を形成する不
純物を導入するためのものである。１４は本発明によっ
てガードリング形成領域６の中央部の半導体基板１に設
けられたｎ＋型の半導体領域であり、後述する半導体基
板１に設ける複数の半導体素子の半導体領域よりも深く
なっている。この半導体領域１４は、半導体基板１内部
を浮遊する少数キャリアを捕獲するためのものである。
リング形成領域である。７はガードリング形成領域６０
半導体基板１上邪に設けられた絶縁膜である。１０はカ
ードリング形成領域６を囲むように半導体基板１上部に
設けられた絶縁膜（フィールド絶縁膜）であり、近接す
る半導体素子と電気的に分離するためのものである。こ
の絶縁膜７．１０は、例えは二酸化シリコン（８１０２
）からなっている。１１は絶縁膜１０下部の半導体基板
１に設けられたｐ＋型のチャンネルストッパ領域であり
、近接する半導体素子間とより電気的に分離するための
ものである。１２はソノ−ドリング形成領域６の中央部
の絶縁膜７を除去して設けられた孔であり、半導体基板
１に本発明によって設けるべき半導体領域を形成する不
純物を導入するためのものである。１４は本発明によっ
てガードリング形成領域６の中央部の半導体基板１に設
けられたｎ＋型の半導体領域であり、後述する半導体基
板１に設ける複数の半導体素子の半導体領域よりも深く
なっている。この半導体領域１４は、半導体基板１内部
を浮遊する少数キャリアを捕獲するためのものである。
１９はガードリング形成領域６０半導体基板１に設けら
れたｎ ＋型の半導体領域であり、後述する半導体基板
１に設ける複数の半導体素子の半導体領域と四−の深き
にフ、［っＣいる。半導体領域１４と半導体領域］９と
は一体化されており、半導体装置の動作電源電圧Ｖ。Ｃ
が開力０されるようになっている。１８は半導体基板１
七部全面に設けられた絶縁膜であり、例えばリンシリケ
ートガラス（ＰＳＧ）から７．Ｃっている。
れたｎ ＋型の半導体領域であり、後述する半導体基板
１に設ける複数の半導体素子の半導体領域と四−の深き
にフ、［っＣいる。半導体領域１４と半導体領域］９と
は一体化されており、半導体装置の動作電源電圧Ｖ。Ｃ
が開力０されるようになっている。１８は半導体基板１
七部全面に設けられた絶縁膜であり、例えばリンシリケ
ートガラス（ＰＳＧ）から７．Ｃっている。
ごの絶縁膜１８は、半導体装置の特性に影響を与えるナ
トリウム（Ｎａ）イオンを捕獲することができ、かつ、
多層化による半導体基板１上の起伏部を緩和’ｆること
かできる。２１はカードリング形成領域６０半導体領域
１４中央部上の絶縁ｊ漠】８を除去して設けられた接続
孔であり、一体化さ２ｔた半導体領域１４．１９とこれ
に前記動作電源電圧Ｖ。０を印別するための配線とを接
続−［るためのものである。２３は接続孔２１を介して
半導体領域１４．．１９と接続するように設けられた配
線であり、半導体領域１４．］、９に前記動作電源電圧
ｖＣｃを開力０するブこめのものである。
トリウム（Ｎａ）イオンを捕獲することができ、かつ、
多層化による半導体基板１上の起伏部を緩和’ｆること
かできる。２１はカードリング形成領域６０半導体領域
１４中央部上の絶縁ｊ漠】８を除去して設けられた接続
孔であり、一体化さ２ｔた半導体領域１４．１９とこれ
に前記動作電源電圧Ｖ。０を印別するための配線とを接
続−［るためのものである。２３は接続孔２１を介して
半導体領域１４．．１９と接続するように設けられた配
線であり、半導体領域１４．］、９に前記動作電源電圧
ｖＣｃを開力０するブこめのものである。
このように、本発明によって設けられた本実施例の半導
体領域１４．１９ＶＣ１配線２３によって動作電源電圧
■。０を印訓することによって、半導体基板１と半導体
領域１４．１９とのｐｎ接合部から半導体基板１内部に
伸びる空乏領域２５が形成される。この空乏領域２５は
、従来のガードリングを構成する半導体領域に比べて少
なくとも部分的に深い半導体領域］４を設けろことによ
って、従来の空乏領域に比べて半導体基板１内に深く伸
びている。従って、半導体基板ｌ内部を浮遊する少数キ
ャリアを半導体基板１内部に伸びる空乏領域２５によっ
て捕獲することができ、少数キャリアによるＤ ＲＡ
Ｍの誤動作を低減し、半導体装置の信頼性を同士するこ
とができる。
体領域１４．１９ＶＣ１配線２３によって動作電源電圧
■。０を印訓することによって、半導体基板１と半導体
領域１４．１９とのｐｎ接合部から半導体基板１内部に
伸びる空乏領域２５が形成される。この空乏領域２５は
、従来のガードリングを構成する半導体領域に比べて少
なくとも部分的に深い半導体領域］４を設けろことによ
って、従来の空乏領域に比べて半導体基板１内に深く伸
びている。従って、半導体基板ｌ内部を浮遊する少数キ
ャリアを半導体基板１内部に伸びる空乏領域２５によっ
て捕獲することができ、少数キャリアによるＤ ＲＡ
Ｍの誤動作を低減し、半導体装置の信頼性を同士するこ
とができる。
次に前述したカードリングの具体的な製造方法を説明す
る。
る。
第３図囚〜第９図（イ）は、本発明の第１実施例のガー
ドリングの製造方法を説明するための各製造工程におけ
る半導体装置の要部断面図であり、第３図ＣＢ）〜第９
図（Ｂ）は、前記カードリングの各製造工程に対応した
ＭＩ ５ＦＥＴの要ｇ１断面図である。
ドリングの製造方法を説明するための各製造工程におけ
る半導体装置の要部断面図であり、第３図ＣＢ）〜第９
図（Ｂ）は、前記カードリングの各製造工程に対応した
ＭＩ ５ＦＥＴの要ｇ１断面図である。
このＭ、 Ｉ Ｓ Ｆ″ＥＴは、半導体装置に備える種
々の論理回路を構成するためのものである。
々の論理回路を構成するためのものである。
まず、第３図囚、（Ｂ）に示すように、ｐ型不純物を有
する半導体基板１を用意する。
する半導体基板１を用意する。
次に、第４図（イ）、（Ｂ）に示てように、ガードリン
グ形成領域６に絶縁膜７を形成し、ＭＩ ５ＦＥＴ形成
領域８に絶縁膜９を形成し、これらの領域６゜８を他の
半導体素子から分離てるための絶縁膜（フィールド絶縁
膜）１０を形成する。さらに、それぞれの絶縁膜１０下
部の半導体基板１に、半導体素子間をより完全に分離す
るためのｐ＋型のチャネルストッパ領域１１を形成する
。なか、前記絶縁膜７，９．１０は、例えば二酸化シリ
コン（ＳｉＯ□）からなっている。
グ形成領域６に絶縁膜７を形成し、ＭＩ ５ＦＥＴ形成
領域８に絶縁膜９を形成し、これらの領域６゜８を他の
半導体素子から分離てるための絶縁膜（フィールド絶縁
膜）１０を形成する。さらに、それぞれの絶縁膜１０下
部の半導体基板１に、半導体素子間をより完全に分離す
るためのｐ＋型のチャネルストッパ領域１１を形成する
。なか、前記絶縁膜７，９．１０は、例えば二酸化シリ
コン（ＳｉＯ□）からなっている。
第４図囚、 ０３）に示す工程の後に、第５図囚、（Ｂ
）に示すように、ガードリング形成領域６の中央部の絶
縁膜７を除去して、半導体基板１に不純物を導入するた
めの孔１２を形成する。
）に示すように、ガードリング形成領域６の中央部の絶
縁膜７を除去して、半導体基板１に不純物を導入するた
めの孔１２を形成する。
第５図に示す工程の後に、全面に多結晶シリコン１３を
形成する。この多結晶シリコン１３に導電性を得るため
に、リン（Ｐ）イオン不純物を導入する。この導入は、
イオン圧入技術または拡散技術を用いればよい。この後
、熱処理を施イ゛と、第６図囚、 ０３１に示すように
、ガードリング形成領域６の孔１２を介して半導体基板
１と接触する部分の多結晶シリコン１３から、前記導入
された不純物が半導体基板１内に拡散され、後述するヒ
素（Ａ、ｊ）イオンによる半導体領域よりも深いＢ＋型
の半導体領域１４が形成される。リンイオン不純物は、
ヒ素イオン不純物に比べて半導体基＆１内の拡散速度が
速いために、半導体基板１表面から深い半導体領域１４
を期待することができる。
形成する。この多結晶シリコン１３に導電性を得るため
に、リン（Ｐ）イオン不純物を導入する。この導入は、
イオン圧入技術または拡散技術を用いればよい。この後
、熱処理を施イ゛と、第６図囚、 ０３１に示すように
、ガードリング形成領域６の孔１２を介して半導体基板
１と接触する部分の多結晶シリコン１３から、前記導入
された不純物が半導体基板１内に拡散され、後述するヒ
素（Ａ、ｊ）イオンによる半導体領域よりも深いＢ＋型
の半導体領域１４が形成される。リンイオン不純物は、
ヒ素イオン不純物に比べて半導体基＆１内の拡散速度が
速いために、半導体基板１表面から深い半導体領域１４
を期待することができる。
第６図囚、（Ｂ）に示１工程の後に、第７図囚、 ＣＢ
＋に示すように、カードリング形成領域６上邪の多結晶
シリコン１３を除去し、ＭＩＳＦＥＴ形成領域８上部で
ゲート電極となる部分以外の多結晶シリコン１３を除去
して、ゲート電極］５を形成する。
＋に示すように、カードリング形成領域６上邪の多結晶
シリコン１３を除去し、ＭＩＳＦＥＴ形成領域８上部で
ゲート電極となる部分以外の多結晶シリコン１３を除去
して、ゲート電極］５を形成する。
第７図囚、０３）に示す工程の後に、第８図囚、（Ｂ）
に示すように、ガードリング形成領域６０半導体基板１
表面部に半導体領域形成のための不純物１６を導入し、
同様にして、ＭＩＳＦＥＴ形成領域８のソース領域およ
びドレイン領域となる半導体基板１表面部に半導体領域
形成のための不純物１６を導入する。この不純物１６は
ヒ素イオンを用いる。ヒ素イオン不純物はリンネ細物に
比べて半導体基板１内の拡散速度が遅いために、半導体
素子そのものを縮小化することができる。一般的に、半
導体装置は集積度を同上する傾向にあり、半導体装置の
半導体領域はヒ素イオン不純物が用いられている。
に示すように、ガードリング形成領域６０半導体基板１
表面部に半導体領域形成のための不純物１６を導入し、
同様にして、ＭＩＳＦＥＴ形成領域８のソース領域およ
びドレイン領域となる半導体基板１表面部に半導体領域
形成のための不純物１６を導入する。この不純物１６は
ヒ素イオンを用いる。ヒ素イオン不純物はリンネ細物に
比べて半導体基板１内の拡散速度が遅いために、半導体
素子そのものを縮小化することができる。一般的に、半
導体装置は集積度を同上する傾向にあり、半導体装置の
半導体領域はヒ素イオン不純物が用いられている。
第８図に示す工程の後に、ＭＩＳＦＥＴ形成領域８のゲ
ート電極】５を覆うような絶縁膜１７を形成する。この
後、全面に例えばリンシリケートガラス（ＰＳ（））の
絶縁膜１８を形成する。この絶縁膜１８は、半導体装置
の特性に影響を与えるナトリウム（Ｎａ）イオンを捕獲
することができ、かつ、多層化による半導体基板１上の
起伏部を緩和することができる。絶縁膜１８の処理また
はこの前後の種々の熱処理工程によって、前記半導体基
板１に導入さ才ｔだ不純物１６を引き伸し拡散し、ガー
ドリング形成領域６０半導体基板１にｎ＋型の半導体領
域１９を形成し、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ形成領域８０
半導体基板１にソース領域およびドレイン領域となるｎ
＋型の半導体領域２０を形成する。
ート電極】５を覆うような絶縁膜１７を形成する。この
後、全面に例えばリンシリケートガラス（ＰＳ（））の
絶縁膜１８を形成する。この絶縁膜１８は、半導体装置
の特性に影響を与えるナトリウム（Ｎａ）イオンを捕獲
することができ、かつ、多層化による半導体基板１上の
起伏部を緩和することができる。絶縁膜１８の処理また
はこの前後の種々の熱処理工程によって、前記半導体基
板１に導入さ才ｔだ不純物１６を引き伸し拡散し、ガー
ドリング形成領域６０半導体基板１にｎ＋型の半導体領
域１９を形成し、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ形成領域８０
半導体基板１にソース領域およびドレイン領域となるｎ
＋型の半導体領域２０を形成する。
さらに、この半導体領域１９．２０の形成とともに、半
導体領域１４を成長させる。半導体領域１４は半導体領
域１９．２０に比べて、深く形成されるようになってい
る。半導体領域１４と半導体領域１９とは、一体化され
る。この後に、ガードリング形成領域６０半導体領域１
４中央部上の絶縁膜１８を除去して、半導体領域１４．
１９とこれに動作電源電圧Ｖ。０を印７ＪＤ″ｆるため
の配線との接続のための接続孔２１を形成する。これと
同時に、ＭＩ ５ＦＥＴ形成領域８０半導体領域２０上
部の絶縁膜９．１８を除去して、半導体領域２０とそれ
に接続される配線との接続のための接続孔２２を形成す
る。この後に、第９図に示すように、ガードリング形成
領域６の接続孔２１を介して、半導体領域１４．１９と
接続するように配線２３を形成し、ＭＩ ５ＦＥＴ形成
領域８の接続孔２２を介して、半導体領域２０と接続す
るように配線２４を形成する。
導体領域１４を成長させる。半導体領域１４は半導体領
域１９．２０に比べて、深く形成されるようになってい
る。半導体領域１４と半導体領域１９とは、一体化され
る。この後に、ガードリング形成領域６０半導体領域１
４中央部上の絶縁膜１８を除去して、半導体領域１４．
１９とこれに動作電源電圧Ｖ。０を印７ＪＤ″ｆるため
の配線との接続のための接続孔２１を形成する。これと
同時に、ＭＩ ５ＦＥＴ形成領域８０半導体領域２０上
部の絶縁膜９．１８を除去して、半導体領域２０とそれ
に接続される配線との接続のための接続孔２２を形成す
る。この後に、第９図に示すように、ガードリング形成
領域６の接続孔２１を介して、半導体領域１４．１９と
接続するように配線２３を形成し、ＭＩ ５ＦＥＴ形成
領域８の接続孔２２を介して、半導体領域２０と接続す
るように配線２４を形成する。
これら一連の製造工程によって、本実施例の半導体装置
は完成する。また、この後に、保護膜等の処理を施して
もよい。
は完成する。また、この後に、保護膜等の処理を施して
もよい。
なお、本実施例による半導体領域１４は、ガードリング
形成領域６の一部の半導体基板１に設けたが、ガードリ
ング形成領域６の全ての半導体基板１に設けてもよい。
形成領域６の一部の半導体基板１に設けたが、ガードリ
ング形成領域６の全ての半導体基板１に設けてもよい。
また、本実施例による半導体領域１４を形成する不純物
は、多結晶シリコンによって導入したが、例えばリンシ
リケートガラス等の絶縁膜によって導入してもよい。
は、多結晶シリコンによって導入したが、例えばリンシ
リケートガラス等の絶縁膜によって導入してもよい。
以上説明したように、本実施例の具体的な製造方法によ
れば、通常の半導体装置の製造方法で容易にガードリン
グを構成することができる。
れば、通常の半導体装置の製造方法で容易にガードリン
グを構成することができる。
〔実施例２〕
第１０図は、本発明の第２実施例のカードリング電位発
生回路を説明するためのブロック図である。通常、半導
体装置は動作電源電圧■。Ｃによって作動し℃いる。本
実施例は、動作電源電圧■。Ｃの入力電圧に対して、ガ
ードリングを構成する半導体領域に印加すべき電圧を前
記入力電圧よりも高くし、ガードリングを構成する半導
体領域と半導体基板とのｐｎ接合部から半導体基板内部
に延在″ｆろ空乏領域の伸びを向上し、半導体基板内部
を浮遊する少数キャリアの捕獲する度合を向上するもの
である。
生回路を説明するためのブロック図である。通常、半導
体装置は動作電源電圧■。Ｃによって作動し℃いる。本
実施例は、動作電源電圧■。Ｃの入力電圧に対して、ガ
ードリングを構成する半導体領域に印加すべき電圧を前
記入力電圧よりも高くし、ガードリングを構成する半導
体領域と半導体基板とのｐｎ接合部から半導体基板内部
に延在″ｆろ空乏領域の伸びを向上し、半導体基板内部
を浮遊する少数キャリアの捕獲する度合を向上するもの
である。
第１０図において、４はＭＩ Ｓ型チャージ、Ｉミンプ
容量部であり、基板電位発生回路の信号発信音じ５から
の動作信号φ。８によって駆動する。２６（ま本発明に
よって設けられたガードリンク′電位発生回路であり、
カードリングを構成する半導体領域に電圧を印加するた
めのものである。このガードリング電位発生回路２６は
、信号発信部５の動作信号φ。８と逆位相の動作信号（
−φ。Ｓ）によって駆動するようになっている。ガード
リング電位発生回路２６からの出力信号蛛の電圧は、ガ
ードリングを構成する半導体領域に開力口されるように
なっている。
容量部であり、基板電位発生回路の信号発信音じ５から
の動作信号φ。８によって駆動する。２６（ま本発明に
よって設けられたガードリンク′電位発生回路であり、
カードリングを構成する半導体領域に電圧を印加するた
めのものである。このガードリング電位発生回路２６は
、信号発信部５の動作信号φ。８と逆位相の動作信号（
−φ。Ｓ）によって駆動するようになっている。ガード
リング電位発生回路２６からの出力信号蛛の電圧は、ガ
ードリングを構成する半導体領域に開力口されるように
なっている。
第１１図は、前記ガードリング電位発生回路２６の具体
的な一実施例の構成を示す回路図であり、第１２図は、
その内部波形を示すタイピングチャートである。
的な一実施例の構成を示す回路図であり、第１２図は、
その内部波形を示すタイピングチャートである。
ｉｌ１図におい゛（、ＶＣＣは動作電源電圧Ｖ。０の端
子、φ０は電位信号φ。の端子、φ１は電位信号φ１の
端子、φ はガードリングを構成する半導体領域に印加
される電位信号である。Ｑ、はノードＮｏをチャージア
ップするためのＭＩＳＦＥＴ−Ｑｈは力〜ドリフタ電位
発生回路の負荷Ｍ ｌ５ＦＥＴ、Ｑ３はガードリングを
構成する半導体領域に開力りする電位がＶ。０（動作電
源電圧）−ＶＴ（Ｍ １． Ｓのしきい値電圧ンよりも
低下するのを防止するためのＭＩＳＦＥＴである。０．
はノードＮｏの電位を動作電／Ｊｊ１．電圧Ｖ。０より
も大きく昇圧する容量、Ｃ２はガ−ドリフタを構成する
半導体領域に印加τる電位を動作電源電圧Ｖｃｃよりも
大きく昇圧する容量である。
子、φ０は電位信号φ。の端子、φ１は電位信号φ１の
端子、φ はガードリングを構成する半導体領域に印加
される電位信号である。Ｑ、はノードＮｏをチャージア
ップするためのＭＩＳＦＥＴ−Ｑｈは力〜ドリフタ電位
発生回路の負荷Ｍ ｌ５ＦＥＴ、Ｑ３はガードリングを
構成する半導体領域に開力りする電位がＶ。０（動作電
源電圧）−ＶＴ（Ｍ １． Ｓのしきい値電圧ンよりも
低下するのを防止するためのＭＩＳＦＥＴである。０．
はノードＮｏの電位を動作電／Ｊｊ１．電圧Ｖ。０より
も大きく昇圧する容量、Ｃ２はガ−ドリフタを構成する
半導体領域に印加τる電位を動作電源電圧Ｖｃｃよりも
大きく昇圧する容量である。
第１２図におい℃、（ａｌは動作信号φ。８０波形、（
ｂＪは電位信号φ０の波形、（ｃ）は電位信号φ、の波
形、（ｄ）はノードＮ。の電位波形、（ｅｌは電位信号
φ７の波形である。
ｂＪは電位信号φ０の波形、（ｃ）は電位信号φ、の波
形、（ｄ）はノードＮ。の電位波形、（ｅｌは電位信号
φ７の波形である。
次に、本実施例の動作を第１０図〜第１２図において説
明する。
明する。
基板電位発生回路の信号発振部５からＭ Ｊ、 ３ ｑ
チャージポンプ容量部４への動作信号φ。８が高電位（
Ｖｏ）のとき、ノードへ。はＭＩＳＦＥＴＱ。
チャージポンプ容量部４への動作信号φ。８が高電位（
Ｖｏ）のとき、ノードへ。はＭＩＳＦＥＴＱ。
を介してＶ。Ｃ’Ｔにチャージアップされる。そして、
容量Ｃ５に電位信号φ。が入力されると、ノードＮ。の
電位が動作電Ｓ電Ｈ：ｖｃＣ以」二の電位に昇圧される
。この電位によって、Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱ２をＯ
ＮＬ、ガードリングへの電位信号φ８が動作電源電圧Ｖ
ｃｏとなる。次に、動作信号φ。８が高電位（Ｖｏ ）
から低電位（０）に変動する前に、ガードリングへの電
位信号φ２を、容量Ｃ７に電位信号φ、を入力すること
によって、動作電源電圧ｖｃｃよりも高い電位（ｖｃｃ
十α）Ｋする。これによって、ガードリングを構成する
半導体領域と半導体基板とのｐｎ接合部から半導体基板
内部に伸びる空乏領域が、動作電源電圧Ｖ。０電位によ
る空乏領域の伸ひに比べて向上され、この仮に発生する
であろう半導体基板内を浮遊する好ましくない少数キャ
リアの捕獲する度合を向上することができる。なお、こ
のとき、ノードＮ。の電位（ＭＩＳＦＥＴＱ２のゲート
電位）は”ＣＣ”Ｔ どなっているために、ＭＩＳＦＥ
ＴＱ２はカットオフ状態になっている。
容量Ｃ５に電位信号φ。が入力されると、ノードＮ。の
電位が動作電Ｓ電Ｈ：ｖｃＣ以」二の電位に昇圧される
。この電位によって、Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱ２をＯ
ＮＬ、ガードリングへの電位信号φ８が動作電源電圧Ｖ
ｃｏとなる。次に、動作信号φ。８が高電位（Ｖｏ ）
から低電位（０）に変動する前に、ガードリングへの電
位信号φ２を、容量Ｃ７に電位信号φ、を入力すること
によって、動作電源電圧ｖｃｃよりも高い電位（ｖｃｃ
十α）Ｋする。これによって、ガードリングを構成する
半導体領域と半導体基板とのｐｎ接合部から半導体基板
内部に伸びる空乏領域が、動作電源電圧Ｖ。０電位によ
る空乏領域の伸ひに比べて向上され、この仮に発生する
であろう半導体基板内を浮遊する好ましくない少数キャ
リアの捕獲する度合を向上することができる。なお、こ
のとき、ノードＮ。の電位（ＭＩＳＦＥＴＱ２のゲート
電位）は”ＣＣ”Ｔ どなっているために、ＭＩＳＦＥ
ＴＱ２はカットオフ状態になっている。
次に、動作信号φ。６が高電位（’Ｖｏ）から低電位（
０）に変化することによって、ＭＩＳ型チャージポンプ
容量部４から半導体基板内に少数キャリアを発生する。
０）に変化することによって、ＭＩＳ型チャージポンプ
容量部４から半導体基板内に少数キャリアを発生する。
少数キャリアの大半は、その発生初期に半導体基板内に
注入される。本実施例によれば、この少数キャリアの発
生初期にガードリングの電位信号φ２がＶ。０＋α（α
〉０）となっており、ガードリングを構成する半導体領
域と半導体基板とのｐｎｗ合部から半導体基板内への空
乏領域の伸びが最大となっている。従って、半導体基板
表面部はもちろんのこと半導体基板内を浮遊する少数キ
ャリアの捕獲する度合を向上することができる。また、
少数キャリアを発生すると、第１２図（ｅｌの破線で示
すように、カードリングの電位信号φ２のレベルが低下
する。しかしながら、本実施例によれは、ＩＶＩＩＳＦ
ＥＴＱ、、によって、ガー ドリフタの電位信号φ、が
Ｖ。ｃ−ｖＴよりも低下することがなく、安定した少数
キャリアの捕獲をすることができる。なお、前述のよう
に、半導体基板内に注入される少数キャリアの大半はそ
の発生初期であるために、ガードリングの電位信号φ２
がＶ。ｃ−ｖＴに低下しても、大きな影響はない。
注入される。本実施例によれば、この少数キャリアの発
生初期にガードリングの電位信号φ２がＶ。０＋α（α
〉０）となっており、ガードリングを構成する半導体領
域と半導体基板とのｐｎｗ合部から半導体基板内への空
乏領域の伸びが最大となっている。従って、半導体基板
表面部はもちろんのこと半導体基板内を浮遊する少数キ
ャリアの捕獲する度合を向上することができる。また、
少数キャリアを発生すると、第１２図（ｅｌの破線で示
すように、カードリングの電位信号φ２のレベルが低下
する。しかしながら、本実施例によれは、ＩＶＩＩＳＦ
ＥＴＱ、、によって、ガー ドリフタの電位信号φ、が
Ｖ。ｃ−ｖＴよりも低下することがなく、安定した少数
キャリアの捕獲をすることができる。なお、前述のよう
に、半導体基板内に注入される少数キャリアの大半はそ
の発生初期であるために、ガードリングの電位信号φ２
がＶ。ｃ−ｖＴに低下しても、大きな影響はない。
以」二説明したように、本実施例１によれば、半導体基
板内に注入される好ましくない少数キャリアの大半か、
カードリングを構成する半導体領域に聞方０式れた動作
電源電圧よりも高い電５圧によって、前記半導体領域と
半導体基板とのｐｎ接合部から半導体基板内部に従来よ
りも大きく伸びる空乏領域を形成し、該空乏領域によっ
て捕獲することができる。
板内に注入される好ましくない少数キャリアの大半か、
カードリングを構成する半導体領域に聞方０式れた動作
電源電圧よりも高い電５圧によって、前記半導体領域と
半導体基板とのｐｎ接合部から半導体基板内部に従来よ
りも大きく伸びる空乏領域を形成し、該空乏領域によっ
て捕獲することができる。
ま１こ、半導体基板内に注入される好ましくブエい少数
キャリアによって低下するカードリングを構成する半導
体領域の電位を、抑制御−ることかできる。従って、カ
ードリングを構成する半導体領域と半導体基板とのｐｎ
接合部から半導体基板内に伸びる空乏領域の変動を抑制
し、少数キャリアの捕獲を安定させることができる。
キャリアによって低下するカードリングを構成する半導
体領域の電位を、抑制御−ることかできる。従って、カ
ードリングを構成する半導体領域と半導体基板とのｐｎ
接合部から半導体基板内に伸びる空乏領域の変動を抑制
し、少数キャリアの捕獲を安定させることができる。
〔実施例３〕
第１３図は、本発明の第３実施例を説明するためのカー
ドリングの要部平面図である。本実施例は、少数キャリ
アの発生源となる基板電位発生回路のＭＩＳ型チャージ
ポンプ容量部に適用したカードリング構造について、説
明する。
ドリングの要部平面図である。本実施例は、少数キャリ
アの発生源となる基板電位発生回路のＭＩＳ型チャージ
ポンプ容量部に適用したカードリング構造について、説
明する。
第１３図に２いて、３Ｃはチャージポンプ容量部４を囲
むように半導体基板に設けられた第１ガードリングであ
り、３Ｄは第１ガードリング３Ｃを囲むように半導体基
板に設けられた第２ガードリングである。この第１ガー
ドリング３０．第２ガードリング３Ｄまたは双方が、前
述した第１実施例または第２実施例に示したガードリン
グからなっている。また、第１実施例と第２実施例との
組合せでもよい。さらに、前述した実施例によるガード
リングと従来のカードリングとの組合せでもよい。
むように半導体基板に設けられた第１ガードリングであ
り、３Ｄは第１ガードリング３Ｃを囲むように半導体基
板に設けられた第２ガードリングである。この第１ガー
ドリング３０．第２ガードリング３Ｄまたは双方が、前
述した第１実施例または第２実施例に示したガードリン
グからなっている。また、第１実施例と第２実施例との
組合せでもよい。さらに、前述した実施例によるガード
リングと従来のカードリングとの組合せでもよい。
以上説明したように、本実施例によれば、半導体装置に
複数のガードリングを設げることによって、半導体基板
内を浮遊する好ましくない少数キャリアを捕獲する度合
を向上することができ２）。
複数のガードリングを設げることによって、半導体基板
内を浮遊する好ましくない少数キャリアを捕獲する度合
を向上することができ２）。
以上説明したように、本発明によれは、半導体基板に半
導体領域を備えた半導体装置に２いて、ガードリングを
構成するだめの半導体領域と半導体基板とのｐｎ接合部
から伸びる空乏領域を、当該半導体領域の他の半導体領
域による空乏領域よりも大きくすることができる。これ
によって、従来捕獲することができなかった半導体基板
内を浮遊する好ましくない少数キャリアを、前記半導体
基板内に伸びる空乏領域によって、捕獲することができ
る。従って、半導体装置、特に、ＤＲＡ、Ｍを備えた半
導体装置の少数キャリアによる誤動作を低減し、その信
頼性を向上することができる。
導体領域を備えた半導体装置に２いて、ガードリングを
構成するだめの半導体領域と半導体基板とのｐｎ接合部
から伸びる空乏領域を、当該半導体領域の他の半導体領
域による空乏領域よりも大きくすることができる。これ
によって、従来捕獲することができなかった半導体基板
内を浮遊する好ましくない少数キャリアを、前記半導体
基板内に伸びる空乏領域によって、捕獲することができ
る。従って、半導体装置、特に、ＤＲＡ、Ｍを備えた半
導体装置の少数キャリアによる誤動作を低減し、その信
頼性を向上することができる。
また、ガードリングを構成するための半導体領域は、通
常の半導体装置の製造工程で容易に形成することができ
る。
常の半導体装置の製造工程で容易に形成することができ
る。
また、半導体装置に複数のガードリングを設けることに
よって、半導体基板内を浮遊する好ましくない少数キャ
リアを捕獲する度合を向上することができる。
よって、半導体基板内を浮遊する好ましくない少数キャ
リアを捕獲する度合を向上することができる。
以上、本発明によってなされた発明をその背景となった
半導体装置による実施例について説明したが、本発明は
前記実施例に限定されることなく、その要旨を変更しな
い範囲において種々変更し得ることは勿論である。
半導体装置による実施例について説明したが、本発明は
前記実施例に限定されることなく、その要旨を変更しな
い範囲において種々変更し得ることは勿論である。
第１図は、本発明の第１実施例を説明するためのＤＲＡ
Ｍを備えた半導体装置の概要図、第２図は、本発明の第
１実施例のガードリング構造を説明するための半導体装
置の要部断面図、第３図（５）、（Ｂ）〜第９図囚、（
Ｂ）は、本発明の第１実施例のガードリングの製造方法
を説明するための各製造工程における半導体装置の要部
断面図、第１０図は、本発明の第２実施例のカードリン
グ電位発生回路を説明するためのブロック図、第１１図
は、第１０図の具体的な一実施例の構成を示す回路図、 第１２図は、第１１図の円部波形を示すタイミングチャ
ート、 第１３１ｄは、本発明の第３実施例を説明てろフ、二め
の刀−ドリフタの要部平面図である。 図中、１・・・半導体基板、２・・・メモリアレイ、３
Ａ、３Ｂ、３０．３Ｄ・・・ガードリング、４・・・ナ
ヤージボンブ容量部、５・・・信号発振部、６ カード
リング形成領域、７，９，１０，１７．１８・・絶縁膜
、８・・・Ｍ Ｉ Ｓ Ｆ Ｅ ’Ｌ’形成領域、１】
・・チ４・ンネルストノパ領域、１２・・・孔、１：３
・・多結晶シリコン、１４・・・半導体領域（第１半導
体領域）、１５・・・ゲート電極、１６・・・不純物、
１９・・半導体領域（第２半導体領域）、２０・・・半
導体領域、２１．２２・・接続孔、２３．２４・・・配
線、２５・・・空乏領域、２６−・・ガードリング電位
発生回路、Ｑ＋ 〜Ｑ３ ・”Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
、” 、０２−ｙｘで第１１図 第１２菌 一−−−＝−−−Ｒ−−％ 第１３図 、、））Ｃ４
Ｍを備えた半導体装置の概要図、第２図は、本発明の第
１実施例のガードリング構造を説明するための半導体装
置の要部断面図、第３図（５）、（Ｂ）〜第９図囚、（
Ｂ）は、本発明の第１実施例のガードリングの製造方法
を説明するための各製造工程における半導体装置の要部
断面図、第１０図は、本発明の第２実施例のカードリン
グ電位発生回路を説明するためのブロック図、第１１図
は、第１０図の具体的な一実施例の構成を示す回路図、 第１２図は、第１１図の円部波形を示すタイミングチャ
ート、 第１３１ｄは、本発明の第３実施例を説明てろフ、二め
の刀−ドリフタの要部平面図である。 図中、１・・・半導体基板、２・・・メモリアレイ、３
Ａ、３Ｂ、３０．３Ｄ・・・ガードリング、４・・・ナ
ヤージボンブ容量部、５・・・信号発振部、６ カード
リング形成領域、７，９，１０，１７．１８・・絶縁膜
、８・・・Ｍ Ｉ Ｓ Ｆ Ｅ ’Ｌ’形成領域、１】
・・チ４・ンネルストノパ領域、１２・・・孔、１：３
・・多結晶シリコン、１４・・・半導体領域（第１半導
体領域）、１５・・・ゲート電極、１６・・・不純物、
１９・・半導体領域（第２半導体領域）、２０・・・半
導体領域、２１．２２・・接続孔、２３．２４・・・配
線、２５・・・空乏領域、２６−・・ガードリング電位
発生回路、Ｑ＋ 〜Ｑ３ ・”Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
、” 、０２−ｙｘで第１１図 第１２菌 一−−−＝−−−Ｒ−−％ 第１３図 、、））Ｃ４
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板に第２導電型の半導体領域
を備えた半導体装置において、少なくとも１つの前記半
導体領域と半導体基板とのｐｎ接合部から半導体基板内
部に伸びる空乏領域が、当該半導体領域の他の半導体領
域による空乏領域よりも大きくなることを特徴とする半
導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
前記半導体領域は、該半導体領域の他の半導体領域より
も深いことを特徴とする半導体装置。 ３ 特許請求の範囲第１項記載の半導体装置に２いて、
前記半導体領域は、該半導体領域の他の半導体領域より
も深い第１半導体領域と、該第１半導体領域の少なくと
も一側部に接続する他の半導体領域と同−深さの第２半
導体領域とからなることを特徴とする半導体装置。 ４、特許請求の範囲第１項記載の半導体装置において、
前記半導体領域は、前記半導体装置の動作電源電圧より
も高い電圧が印カロされろことを特徴とする半導体装置
。 ５、特許請求の範囲第１項記載の半導体装置において、
前記半導体領域は、前記半導体基板内を浮遊する少数キ
ャリアを捕獲するためのカードリングであることを特徴
とする半導体装置。 ６ 第１導電型の半導体基板の一生面′に第２導電型の
第１半導体領域を形成する工程と、前記半導体基板の一
生面に第１半導体領域の少なくとも一側部と接続する第
２導電型で、かつ、第１半導体領域よりも浅い第２半導
体領域を形成する工程と、前記第］半導体領域または第
２半導体領域に接続する配線を前記半導体基板上に形成
する工程とを備えたことを特徴とする半導体装置の製造
方法。 ７、特許請求の範囲第６項記載の半導体装置の製造方法
に訃いて、前記第１半導体領域を形成する工程と第２半
導体領域を形成する工程とは、それぞれ異なる拡散速度
を有する不純物によって形成したことｔ％徴とする半導
体装置の製造方法。 ８ ガードリングを構成する半導体領域に半導体装置の
動作電源電圧を印加するためのカードリング電位発生回
路を備えた半導体装置において、前記カートリング電位
発生回路に、前記動作電源電圧よりも高い電圧を発生す
る手段を備えたことを特徴と１″る半導体装置。 ９、％許請求の範囲第８項記載の半導体装置にｐいて、
前記カードリング電位発生回路は、電出を昇圧する容量
とスイッチ素子とを具備したことを特徴とする半導体装
置。 １０、特許請求の範囲第９項記載の半導体装置において
、前記スイッチ素子は絶縁ゲート型電界効果トランジス
タからなることを特徴とする半導体装置。 １１ ガードリングを構成する半導体領域に半導体装置
の動作ｔｉｙｒｔ電圧を印カｏｆるためのカードリング
電位発生回路を備えた半導体装置において、前記カード
リング電位発生回路に、前記動作電源電圧よりも高い電
圧を発生する手段と、半導体基板内を浮遊する少数キャ
リアによる電圧低下を抑制する手段とを備えたことを特
徴とする半導体装置。 １２ 半導体基板にカードリングを備えた半導体装置に
おいて、前記カートリングにそって少１、ｃくとも１つ
のガードリングを半導体基板に設け１こことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065464A JPS59193045A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065464A JPS59193045A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59193045A true JPS59193045A (ja) | 1984-11-01 |
Family
ID=13287864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065464A Pending JPS59193045A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193045A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104158A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体集積回路装置 |
| US5153699A (en) * | 1988-02-15 | 1992-10-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JPH08288404A (ja) * | 1995-04-06 | 1996-11-01 | Ind Technol Res Inst | ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 |
| JPH09102592A (ja) * | 1996-03-21 | 1997-04-15 | Hitachi Ltd | 半導体記憶装置 |
-
1983
- 1983-04-15 JP JP58065464A patent/JPS59193045A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104158A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体集積回路装置 |
| US5153699A (en) * | 1988-02-15 | 1992-10-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JPH08288404A (ja) * | 1995-04-06 | 1996-11-01 | Ind Technol Res Inst | ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 |
| JPH09102592A (ja) * | 1996-03-21 | 1997-04-15 | Hitachi Ltd | 半導体記憶装置 |
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