JPS5919645B2 - デイジタル−アナログ変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタルデータのアナログ値への変換のため
の装置に関する。

本発明はアナログディジタル変換器、測定情報系および
ビームのディジタル走査によるＣＲＴでのデータ表示装
置と共に用いるに適したものである。

直線的に変化する値を発生するためのディジタル−アナ
ログ変換器は例えばレニングラードの出版社による１９
６７年の［エネルギア（Ｅｎｅｒｇｙａ月のＶ、Ｂ、ス
モロ等による［半導体符号化および復号化変換器（Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ Ｅｎｃｏｄｉｎｇ ａｎ
ｄＤｅ−ｃｏｄｉｎｇ Ｃｏｎｖｅｒｔｅｒｓ ） Ｊ
に示されるように周知である。

これらのディジタル−アナログ変換器はディジタル−ア
ナログ変換を受ける従来の２進コードの桁の重みに比例
する基準値を加算するように動作する装置と、夫々の基
準値の選択を制御すると共にその基準値加算器の夫々の
入力に接続する出力を有する複数のスイッチを基本とし
てイル。

入力コードワードは例えばこれらスイッチの入力に接続
する出力を有するパルスカウンタから供給される。

このパルスカウンタは従来の２進コードを利用するもの
でよい。

このディジタル−アナログ変換器は隣接したコードの組
合せが一時に多くのスイッチの切換えを必要とするため
に変更される（例えばコードの組合せ０１１．・・・、
１がコードの組合せ１００゜１１１．０と置き換わる）
時点で生じる低品質の過度現象を特徴とするために不利
である。

これら過渡現象はそれ故そのようなディジタル−アナロ
グ変換器の出力に電流または電圧の大きなサージを生じ
させる。

本発明の目的は過渡現象の同期制御および同時に切換え
ねばならぬスイッチの数の減少により隣接コード組合せ
の変更中にディジタル−アナログ変換器に生じる過渡現
象の品質を向上させることである。

本発明によれば、スイッチ装置の多桁出力に接続する多
桁入力を有する基準値加算器と、このスイッチ装置の多
桁入力に接続する多桁出力を有するフイボナツチｐ−コ
ードコンボリューション装置（Ｆｉｂｏｎａｃｃｉ ｐ
−ｃｏｄｅ ｃｏｎｖｏｌａｔｉｏｎ ｕｎｉｔ）とを
有し、ｎをフィボナツチｐ−コードの長さとしｉ＝０，
１，２．・・・ｎ−１とすると、このフイボナツチｐ−
コードコンボリューション装置はｎ個の段を備え、これ
ら段の夫々はフイボナツチｐ−コードの第１ビット位置
から第（ｎ−２）ヒツト位置までのフイボナツチｐ−コ
ードのｉ番目のビット位置に関係づけられていると共に
フリップフロップ、ＡＮＤゲートおよびＯＲゲートを有
しており、フィボナツチｐ−コードの下位零番目のビッ
ト位置の上記段はフリップフロップとＯＲゲートを備え
、フイボナツチｐ−コードの高位ノ（ｎ−１）番目のビ
ット位置の段はフリップフロップとＡＮＤ ゲートを備
えており、ｉ番目のビット位置の段のフリップフロップ
はおのおののＡＮＤゲートの出力とおのおののＯＲゲー
トの出力に夫夫接続するセット入力とリセット入力を有
しており、上記下位の零番目のビット位置の段のフリッ
プフロップはこの段のＯＲゲートの出力に接続するリセ
ット入力とディジタル−アナログ変換器のカウント入力
として使用されるセット入力を有しており、高次の（ｎ
−１）番目のビット位置の段のフリップフロップはこの
段のＡＮＤゲートの出力に接続するセット入力を有して
おり、すべての段のフリップフロップの複数のセット出
力はフイボナツチｐ−コードコンボリューションの多桁
出力であり、零番目のビット位置から（ｎ−２）番目の
ビット位置までのフイボナツチｐ−コードのｉ番目のビ
ット位置の段のＯＲゲートの第１および第２人力は夫々
（ｉ＋１）番目の段のハコゲートの出力と（ｉ＋ｐ＋１
）番目の段のＡＮＤゲートの出力とに接続しており、第
１番目のビット位置から第（ｎ−１）番目のビット位置
までのフイボナツチｐ−コードのｉ番目のビット位置の
段のＡＮＤゲートの第１および第２人力は夫々その段の
フリップフロップのリセット入力と（ｉ−１）番目の段
のフリップフロップのセット出力とに接続されており、
（ｐ＋１）番目のビット位置から数えてｉ番目の段のＡ
ＮＤゲートの第３人力が（ｉ−ｐ−１）番目の段のフリ
ップフロップのセット出力に接続されておシ、すべての
ＡＮＤゲートの残りの入力は一緒に接続されてこのディ
ジタル−アナログ変換器のクロック人力を構成するごと
くなったディジタル−アナログ変換器が提供される。

本発明のディジタル−アナログ変換器の利点はパルスの
計数中に生じる過渡現象が、一時に少くとも３個のビッ
ト位置に関連づけられており、夫夫低電力である多数の
局部的過渡現象に分解されるということである。

本発明のディジタル−アナログ変換器では過渡期間を制
御しそしてこの変換器の機能チェックを更に簡単なもの
にすることが出来る。

フイボナツチｐ−コードは、下記の式で示される任意の
自然数Ｎを意味するということが広く知られている。

これを簡単にすると ここで、ｎはコードの桁容量、ａｉ（（０，１）はある
フイボナツチｐ−コードのｉ番目のビット位置における
２進数で、ｉ＝ｏ、１，２．・・・、ｎ−１である。

従って、例えばｎ＝５で、ａ４＝Ｏ。ａ ＝１ 、ａ
＝０．ａ ＝１．ａ□ ＝１のとき３
２ １は Ｎ＝０１０１１となる。

また、ψ１）（ｉ）はあるフイボナツチｐ−コードのｉ
番目のビット位置の重みを示し、次の再帰関係により計
算される。

但し、ｐはあらかじめ定められた任意の自然数である。

従って、上記（１）式は自然数を表現するための方法を
論理的には無限にもたらし、その１ｐ“がそれぞれのフ
イボナツチｐ−コードに一致する。

あるフイボナツチｐ−コードは従来の２進コードの一般
的概念であり、ｐ＝０のときには（１）式は次のように
現わされる。

本発明のディジタル−アナログ変換器はその出力として
使用される出力２を有する基準値加算器１を有する。

例えば基準電流であるこの基準値は夫々のフイボナツチ
ｐ−数に比例して選ばれる。

これは、ｉ番目のビット位置の重みが上記（３）式に示
した再帰関係により定義されるｉ番目のフイボナツチｐ
−数に比例することを意味する。

基準値加算器１の一例としては第２図に示すようなもの
がある。

第２図において基準値加算器１は、例えばｎ個の電流発
生器を有しており、それらの値はフイボナツチｐ−コー
ドの下記のビット位置の重みに対応している。

ここで、Ｉｏは基準電流、ψｐ（ｉ）Ｉｏ はｉ番目
のビット位置の基準電流である。

基準電流発生器は２進数ａｉＯ値に応じて設けられてお
り、それらはスイッチＫ。

、に１．・・・。Ｋｎ−１を介して抵抗Ｒに接続されて
いる。

そして、その出力電圧 にスａ ｉ ＝ ０のときにスイッチに、が導通ずるよ
うなスイッチＫ。

、に１．・・・、Ｋｎ−１の状態を制御するフイボナツ
チｐ−コードに比例する。

本発明のディジタル−アナログ変換器は更にスイッチ装
置３（例えばトランジスタスイッチ）を有シ、その装置
のスイッチの数はフィボナツチｐ−コードのビット位置
に等しい。

スイッチ装置３のこれらスイッチの出力はスイッチ装置
３の多桁出力を構成するために用いられそして基準値加
算器１の多桁入力に接続する。

本ディジタル−アナログ変換器は更にフイボナソチｐ−
コードコンボリューション装置４を有し、この装置は一
つの数の元のｐ−コードを同じ数を表わす他のコードの
組合せに順次変換するように動作する。

フィボナッｆｐ−コードコンボリューション装置４の多
桁出力はスイッチ装置３の多桁入力に接続する。

フイボナツチｐ−コードコンボリューション装置４の第
１人力は過渡現象を同期化するためのクロック人力５と
して作用し、その第２人力はカウントパルスを受けるカ
ウント人力６となる。

任意の数ｐについて、フイボナツチｐ−コードコンボリ
ューション装置４はフィボナッチｐ−コードのビット位
置と同数のｎ個の段７（この例ではｎ−６）を有する。

夫々１番目の段７はフイボナッチｐ−コードの１番目の
ビット位置に対応しそしてフイボナツテｐ−コードのｉ
番目のビット位置に接続したセット人力９を有するフリ
ップフロップ８とを有する。

但しｉ＝ｏ、］、２．・・・。ｎ−１である。

第１ビツトおよび第（ｎ−１）ビットすなわち第５ビッ
ト位置の間にあるビット位置に関連した各段７はフリッ
プフロップ８のセット人力１１に接続した出力を有する
Ｍのゲート１０を有する。

ＡＮＤゲート１０の第１人力はフリップフロップ８のリ
セット出力１２に接続する。

更に０番から（ｎ−２）番の範囲内のビット位置に対応
する各段７はＯＲゲート１３を有する。

そのような夫々の段７のＯＲゲート１３の出力はその段
のフリップフロップ８のリセット人力１４に接続する。

これら段７間には次のような接続関係がある。

ｉ番目のビット位置（例えばｉを２とする）の段７のＯ
Ｒゲート１３の第１人力は（ｉ十１）番目すなわち３番
目のビット位置の段７のＡＮＤゲート１０の出力に接続
し、その段７の第２人力は（ｉ＋ｐ＋１）番目すなわち
この場合ｐ＝１であるから第４番目のビット位置の段７
のＭのゲート１０の出力に接続する。

ｉ番目すなわち２番目のビット位置の段７のＡＮＤゲー
ト１０の第２人力は（ｉ−１）番、すなわち第１番目の
ビット位置の段７のフリップフロップ８のセット出力９
に接続し、ｉ番目すなわち２番目のビット位置の段７の
Ｍ中グート１０の次の入力は（ｉ−ｐ−１）番すなわち
０番目のビット位置の段７のフリップフロップ８のセッ
ト出力９に接続する。

すべてのＡＮＤゲート１０の残りの入力は一緒に接続さ
れてこのディジタル−アナログ変換器のクロック人力５
を構成し、これに過渡用のクロック信号が入る。

０番目のビット位置の段７のフリップフロップ８のセッ
ト人力１１はカウント人力６となり、これにカウントパ
ルスが入る。

本発明のディジタル−アナログ変換器の動作をｐ＝１と
して次に述べる。

カウントパルスはこの変換器のカウント人力６に入る。

フイボナツチｐ−コードコンボリューション装置４は一
連のカウントパルスをフイボナツチｐ−コードに変換し
、これがフイボナツチｐ−コードコンボリューション装
置４の多桁出力に生じてスイッチ装置３の夫夫のスイッ
チを作動する。

これらスイッチは夫々のフイボナツチｐ−数に比例する
値をもつ前記基準値加算器１の基準要素を選択する。

その結果、加算器１の出力２はカウント人力６に加えら
れるパルス数Ｎに比例するアナログ値を与える。

２つの連続するカウントパルス、例えば第１および第２
カウントパルス間でクロックパルスがクロック人力５に
入り、自然数である元のｐ−コードの同じ数の他のコー
ドの組合せへの順次変換（コンボリューション）を可能
にする。

この場合、出力２には元のｐ−コードに対応しそしては
じめのカウントパルスの作用により予め選ばれたアナロ
グ値が生じる。

フイボナツチｐ−コードコンボリューション装置４を次
に詳述する。

動作開始前にすべての段７のフリップフロップ８はＯ状
態にされる。

その結果、フリップフロップ８のリセット出力１２から
のエナブル信号（論理１）がＡＮＤゲート１０の第１人
力に加えられ、ディスニブル信号（０）がＡＮＤゲート
１０の第２および第３人力に加えられる。

入力６に入る第１カウントパルスにより、０番目のビッ
ト位置の段７のフリップフロップは１状態になり、その
結果次のコードワードがフイボナッチｐ−コードコンボ
リューション装置４に記憶される。

５４３２１０−フイボナツチ１−コードのビット位置番
号 Ｎ＝１０００００１ −コードワード 基準値加算器１において、このＯ位置の基準値ψｐ（０
） −１が選択されそして出力２にＮ＝１に比例する線
形変化値の第１成分が生じる。

０位置の段７のフリップフロップ８に１が置かれると、
このフリップフロップ８のセット出力に生じるエナブル
信号（１）が第１ビット位置の段７のＡＮＤ ゲート１
０の第２人力に入る。

過渡現象を同期化するためのクロック信号はＡＮＤゲー
ト１０に生じる過渡期間に等しい幅の一連の短いクロッ
クパルス列である。

クロックパルス間のインターバルは任意のスイッチのス
イッチング中にディジタル−アナログ変換器に生じる過
渡現象の期間に等しい。

この第１クロツクパルスは０番目のビット位置のスイッ
チがオンとなっている間に生じるディジタル−アナログ
変換器内の過渡現象の期間に等しい時間インターバルの
後にクロック人力５に加えられ、カウントパルスがカウ
ント人力６に入る。

第１ビット位置の段７のＡＮＤゲート１０の入力に加え
られる第１クロツクパルスにより、このＡＮＤ ゲート
１０の出力に論理１が生じ、その結果第１ビット位置の
段７のフリップフロップ８が１となる。

この論理１はＯ番目のビット位置の段７のＯＲゲート１
３を通じてもたらされそしてこれによりＯ番目のビット
位置の段７のフリップフロップ８が０となる。

その結果、フイボナツチｐ−コードコンボリューション
装置１におけるコードワードは次の値となる。

５４３２１０−フイボナ′チｐ−″−ドの１７ト一位置
番号 ｏｏｏｏｉｏ−コードワード このコードワードはまた数１を表わす。

ディジタル−アナログ変換器では第１ビット位置の段７
のフリップフロップ８のセットと第Ｏビット位置の段γ
のフリップフロップ８のリセットが同時に生じるために
過渡現象が生じる。

この現象が終了した後に出力２が再びＮ＝１に比例する
直線的に変化する値を発生する。

第２カウントパルスにより第０番目のビット位置の段１
のフリップフロップ８は１とな楓次のコードワードがフ
イボナツチｐ−コードコンボリューション装置４に置か
れる。

フイボナツチ１−コードのビット ５４３２１０−位置番号 ００００１１−コードワード 基準値加算器１では第Ｏビット位置の基準値が選択され
そして出力２がＮ−２に比例する直線的に変化する値の
第２成分を発生する。

それ故エナブル信号が第２ビット位置の段７のＡＮＤ
ゲート１０の第１，２，３人力に生じる。

クロック人力５におけるクロックパルスの発生によりＡ
ＮＤゲート１０の出力は論理１となる。

この論理１信号によって第２ビット位置の段７のフリッ
プフロップ８は１となると共に第１および第０ビット位
置の段７のＯＲゲート１３を介してこれら段７のフリッ
プフロップ８がＯとなり、その結果コードワードは次の
ようになる。

フイボナツチ１−コードのビット ５４３２１０−位置番号 ｏｏｏｉｏｏ−コードワード このコードワードはＮ＝２のフイボナツチ１−コードを
表わす。

ディジタル−アナログ変換器では第２ビット位置の段７
のフリップフロップ８のオンと第１および０番目のビッ
ト位置の段７のフリップフロップのリセットの同時発生
により過渡現象が生じる。

この過渡現象が終了した後にＮ−２に比例する直線的に
変化する値が出力２に生じる。

第７カウントバルスおよびそれに続りスべてのクロック
パルスの後に、フイボナッチ１−コードコンボリューシ
ョン装置４の静止状態は次のようになる。

５４３２１０−ビット位置番号 ０１０１００−コードワード この条件は数７のフイボナツチ１−コードに対応する。

この場合、自然数７に比例するアナログ値が出力２に生
じる。

第８カウントパルスが出ると、フイボナツチｐ−コード
コンポリューション装置４のとる第１中間状態は次のよ
うになる。

５４３２１０−ビット位置番号 ０１０１０１−コードワード この条件は自然数８のフイボナツチ１−コードｉｃ対応
する。

第１クロツクパルスが出ると装置４は次のように新しい
中間状態となる。

５４３２１０−ビット位置番号 ０１０１１０−コードワード この条件は自然数８の第２フイボナツチ１−コードに対
応する。

次のカウントパルスが入るとこれら演算段階がくり返さ
れる。

本発明のディジタル−アナログ変換器の利点はパルスの
計数中に生じる過渡現象が一時に３ビット位置、ｉ番目
（ｉ−１）番目および（ｉ−ｐ−１）番目の位置、を越
えない位置に属する多数の局部的過渡現象に分けられる
ということである。

更にクロックパルスを用いて過渡現象の期間を制御する
ことが可能であシ、その結果過渡現象の品質が向上しそ
してその電力は減少する。

本発明のディジタル−アナログ変換器においては、任意
のカウントパルスの発生により単一の、第０番のビット
位置のみがオンとなり、この変換器の出力は直ちにＮに
対応する静止値を発生し、しかも同時に過渡現象も生じ
る。

この特徴はまた過渡現象品質を改善する傾向をもち、そ
してこれはディジタル−アナログ変換器が過渡現象に応
答する誤りを発生させるコンパレータの入力に接続する
ごとくなった走査形ディジタル測定系に用いられるごと
くフィードバックを有するアナログ−ディジタル変換器
の場合に重要となる。

更に、ディジタル−アナログ変換器の機能チェックは次
のごとくに単純なものとなる。

カウントパルスが与えられそしてＮに対応する出力アナ
ログ値が選ばれた後に、クロックパルスが入る毎に出力
値の一定性をチェックするだけでよい。

この値が一定でない場合にはそれはディジタル−アナロ
グ変換器内の個々のビット位置の重みが再現関係（１）
に従わないという事実によるものである。

これはそれが特定の数学的チェッカーとして用いられる
ことを意味する。

この一定性について大きな変化が生じる場合にはディジ
タル−アナログ変換器に問題が生じている。

ビット位置の重みが次のようなコンボリューション処理
（Ｎの数的等価性を変えない）に支配されるような過渡
現象の実行は出力アナログ値の平均化として処理される
。

そしてこれは本発明のディジタル−アナログ変換器の精
度を高めるものである。

なお、上記の関係は前記（３）式の再帰関係によって理
解できる。

すなわち、（３）式によると、ビット位置の重みの値は
次のテーブルで示すようになる。

フイボナツチｐ−コードの主要な特色は、ｐ＞１におい
て全く同一の自然数Ｎに関し多くの表現を可能にすると
いうことである。

例えば、１３という数はフイボナツチ１−コードにおい
て、下記のコード表現に一致する。

【図面の簡単な説明】

第１図は本発明による直線的に変化する値を発生するた
めに用いられるディジタル−アナログ変換器の機能図、
第２図は基準値加算器の一構成例を説明する図である。 １・・・基準値加算器、３・・・スイッチ装置、４・・
・フイボナツチｐ−コードコンボリューション装置、５
・・・クロック入力、６・・・カウント入ブバ７・・・
段、８・・・ノリツブフロップ、１０・・・ＡＮＤゲー
ト、１３・・・ＯＲゲート。

Claims (1)

【特許請求の範囲】
1. １ スイッチ装置３の多桁出力に接続する多桁入力を有
   する基準値加算器１と、上記スイッチ装置３の多桁入力
   に接続する多桁出力を有するフイボナツチｐ−コードコ
   ンボリューション装置４とを有し、ｎをフイボナツチｐ
   −コードの長さとしｉ”＝ Ｏｚ １ ｓ ２ ｙ・・
   ・、ｎ−１とすると上記フイボナツチｐ−コードコンボ
   リューション装置４はｎ個の段７を備え、上記段７の夫
   々はフイボナツチｐ−コードの第１ビット位置から第（
   ｎ−２）ビット位置までのフイボナツチｐ−コードのｉ
   番目のビット位置に関係づけられていると共にフリップ
   フロップ８、ＡＮＤゲート１０およびＯＲゲート１３を
   有しておシ、フイボナツチｐ−コードの下位の零番目の
   ビット位置の上記段１はフリップフロップ８とＯＲゲー
   ト１３を備え、フイボナツチｐ−コードの高位の（ｎ−
   １）番目のビット位置の段７はフリップフロップ８とＡ
   ＮＤゲート１０を備えており、上記ｉ番目のビット位置
   の上記段Ｉの上記フリップフロップ８はおのおののＡＮ
   Ｄゲート１０の出力とおのおののＯＲゲート１３の出力
   に夫々接続するセット人力１１とリセット人力１４とを
   有しており、上記下位の零番目のビット位置の段７のフ
   リップフロップ８はこの段７のＯＲゲート１３の出力に
   接続するリセット人力１４と、ディジタル−アナログ変
   換器のカウント人力６として使用されるセット人力１１
   を有しており、高次の（ｎ−１）番目のビット位置の段
   ７のフリップフロップ８はこの段７のＡＮＤゲート１０
   の出力に接続するセット人力１１を有しており、すべて
   の段７のフリップフロップ８の複数のセット出力９はフ
   ィボナツチｐ−コードコンボリューション装置４の多桁
   出力であり、零番目のビット位置から（ｎ−２）番目の
   ビット位置までのフイボナツチｐ−コードのｉ番目のビ
   ット位置の段７のＯＲゲート１３の第１および第２人力
   は夫夫（ｉ−）−１）番目の段７のＡＮＤゲート１０の
   出力と（ｉ＋ｐ＋１）番目の段７のＡＮＤゲート１０の
   出力とに接続しておシ、第１番目のビット位置から第（
   ｎ−１）番目のビット位置までのフイボナツチｐ−コー
   ドのｉ番目のビット位置の段１のＡＮＤゲート１０の第
   １および第２人力は夫夫その段７のフリップフロップ８
   のリセット人力１２と（ｉ−１）番目の段７のフリップ
   フロップ８のセット出力９とに接続されており、（ｐ＋
   １）番目のビット位置から数えてｉ番目の段７０Ｍ山ゲ
   ーグー０の第３人力が（ｉ−ｐ−１）番目の段１のフリ
   ップフロップ８のセット出力９に接続されており、すべ
   てのＡＮＤゲート１０の残りの入力は一緒に接続されて
   このディジタル−アナログ変換器のクロック人力５を構
   成するごとくになったディジタル−アナログ変換器。