JPS59196625A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS59196625A JPS59196625A JP58071048A JP7104883A JPS59196625A JP S59196625 A JPS59196625 A JP S59196625A JP 58071048 A JP58071048 A JP 58071048A JP 7104883 A JP7104883 A JP 7104883A JP S59196625 A JPS59196625 A JP S59196625A
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- JP
- Japan
- Prior art keywords
- terminal
- transistor
- power supply
- level
- emitter follower
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁ゲート形ＦＥＴ（以下ＭＯ８Ｔｒと略記
）とパイポートランジスタとを混用した論理回路に関す
る。
）とパイポートランジスタとを混用した論理回路に関す
る。
現在、％に大規模半導体集積回路に於いては、大量の素
子を限られた面積、消費電力に収める為、ＰチャネルＭ
Ｏ８）ランジスタ（以下Ｐ−ＭＯ８）と、−Ｎチャネル
ＭＯＳトランジスタ（以下Ｎ−ＭＯ８）とを用いた第一
図に回路側を示すような相補型％ｌ０８（以下Ｃ−ＭＯ
８）論理回路が注目されている。
子を限られた面積、消費電力に収める為、ＰチャネルＭ
Ｏ８）ランジスタ（以下Ｐ−ＭＯ８）と、−Ｎチャネル
ＭＯＳトランジスタ（以下Ｎ−ＭＯ８）とを用いた第一
図に回路側を示すような相補型％ｌ０８（以下Ｃ−ＭＯ
８）論理回路が注目されている。
特に、素子寸法の小さい、所謂ショートチャネルのＣ−
ＭＯＳでは、その動作速度は非常に高速で、限定された
条件下では、従来動作速度の面では有利とされていたバ
イポーラ論理回路に匹敵するものも報告されている。
ＭＯＳでは、その動作速度は非常に高速で、限定された
条件下では、従来動作速度の面では有利とされていたバ
イポーラ論理回路に匹敵するものも報告されている。
しかしながらＣＭＯＳ論理回路では、ＭＯＳトランジス
タの電流駆動能力が素子寸法と直接関係する特徴の為、
一般に同寸法のバイポーラトランジスタと比較すると電
流供給能力が劣る。
タの電流駆動能力が素子寸法と直接関係する特徴の為、
一般に同寸法のバイポーラトランジスタと比較すると電
流供給能力が劣る。
この為、負荷空呈ＣＬによる動作速度の劣化はバイポー
ラ論理回路より顕著で、出力上昇及び下降時間ｔｘは、
次式の様に負荷容量ＣＬに比例して増減する。
ラ論理回路より顕著で、出力上昇及び下降時間ｔｘは、
次式の様に負荷容量ＣＬに比例して増減する。
１
Ｃ５：負荷容量 Ｗ：チャネル巾 ｌ：チャネル長 Ｖ
ｎｎ ：正側電源電圧 Ｖｓｓ ：負側（又は接地）電
源電圧 Ｋ、：素子構造で決まる定数 Ｋ２：ゲートス
レショルド電圧（ＶＴ ）と、電源電圧で決壕る定数 上式よシ、負荷８ 量ＣＬが大きい場合、動作速度叛の
劣化をなくす為には、チャネル巾Ｗ又は、電源電位差（
ＶＤＤ ＶＳＳ）を大きくする事になるが、前者は素
子寸法を大きくし、後者は消費電力の増加を各々招く為
、高集積、低消費電力のＣＭＯ８論理回路の特徴と相反
する方向となる。
ｎｎ ：正側電源電圧 Ｖｓｓ ：負側（又は接地）電
源電圧 Ｋ、：素子構造で決まる定数 Ｋ２：ゲートス
レショルド電圧（ＶＴ ）と、電源電圧で決壕る定数 上式よシ、負荷８ 量ＣＬが大きい場合、動作速度叛の
劣化をなくす為には、チャネル巾Ｗ又は、電源電位差（
ＶＤＤ ＶＳＳ）を大きくする事になるが、前者は素
子寸法を大きくし、後者は消費電力の増加を各々招く為
、高集積、低消費電力のＣＭＯ８論理回路の特徴と相反
する方向となる。
又、近年注目されている。ゲートアレイ等に於いては、
製品毎に配線パターンが異なる為、負荷容量Ｃ１の値は
事前に知ることが出来ない。その為製品毎にｔＸが大き
く異なる様な状況が発生し得る。
製品毎に配線パターンが異なる為、負荷容量Ｃ１の値は
事前に知ることが出来ない。その為製品毎にｔＸが大き
く異なる様な状況が発生し得る。
本発明の目的は、負荷容量Ｃ５の大小によって、ＣＭＯ
８程動作速度の劣化の生じないバイホージトランジスタ
を適切に混用する事により、−ヒ述の様なＣＭＯ８論理
回路の不才１ｊを袖ない、０ＭＯ８の高集積、低消費電
力の特徴を生かしつつ、筒速の論理回路を得ることにあ
る。
８程動作速度の劣化の生じないバイホージトランジスタ
を適切に混用する事により、−ヒ述の様なＣＭＯ８論理
回路の不才１ｊを袖ない、０ＭＯ８の高集積、低消費電
力の特徴を生かしつつ、筒速の論理回路を得ることにあ
る。
この目的の為、第一′電源端子（ＶＤＤ）と、第二電源
端子（Ｖｓｓ）との間に直列に接続されたＰＭＯＳトラ
ンジスタ及び、ＮＭＯ８）ランジスタと、上記ＦＥＴの
ゲート端子に接続された入力端子と、上記各ＦＥＴのド
レイン間に直列に接続された二個のダイオードと、上記
ＰＭＯＳトランジスタのドレイン端子にベース端子を接
続し、コレクタをＶＤＤに、エミッタを出力端子に各々
接続したＮＰＮ トランジスタと、上記ＮＭＯ８）ラン
ジスタのドレイン端子にベース端子を接続し、コレクタ
ｅＶｓｓＫ、エミッタを前記出力端子に各々接続したＰ
ＮＰ トランジスタとを具備した論理回路を提案する。
端子（Ｖｓｓ）との間に直列に接続されたＰＭＯＳトラ
ンジスタ及び、ＮＭＯ８）ランジスタと、上記ＦＥＴの
ゲート端子に接続された入力端子と、上記各ＦＥＴのド
レイン間に直列に接続された二個のダイオードと、上記
ＰＭＯＳトランジスタのドレイン端子にベース端子を接
続し、コレクタをＶＤＤに、エミッタを出力端子に各々
接続したＮＰＮ トランジスタと、上記ＮＭＯ８）ラン
ジスタのドレイン端子にベース端子を接続し、コレクタ
ｅＶｓｓＫ、エミッタを前記出力端子に各々接続したＰ
ＮＰ トランジスタとを具備した論理回路を提案する。
第２図は本発明をインバータ回路に適用した一実施例
ダイオードＤ、 、 Ｄ２がＰＭＯ８トランジスタ。、
とＮＭＯ８）ランジスタＱ４との間に接続されている。
とＮＭＯ８）ランジスタＱ４との間に接続されている。
同図で、入力端子３が°゛Ｌ”レベルの場合は、ＰＭＯ
８Ｑ３ｉｓ ０１１ Ｌ、Ｉ’ＪＩＡＯ８Ｑ４がＯＨす
るから、Ｏｎ抵抗１を用いた等価回路は、第３図伸）の
様になる。
８Ｑ３ｉｓ ０１１ Ｌ、Ｉ’ＪＩＡＯ８Ｑ４がＯＨす
るから、Ｏｎ抵抗１を用いた等価回路は、第３図伸）の
様になる。
第３図（ａ）の様に、負荷容量ｃＬは、ＮＰＮ ）ラン
ジスタＱ、ニょるエミッタフォロアにより、急速に充電
される。この時、ｏｎａ：抗ｒによって、トランジスタ
Ｑ、のベースに注入しなければならない電流ハ大略”２
／１１ＦＦ、（４ａ Ｌ、■、ハ負荷容量ｃＬヘノ充電
々流、１１ＦＥは、ＮＰＮトランジスタ。、の直流電流
増幅率）であシ、ＰＭＯ８）ランジスタ。３（第２図）
の電流供給能力は、１／Ｉ’ｌＦＥ でょシ事にょシ、
素子寸法の増加の必要はない。
ジスタＱ、ニょるエミッタフォロアにより、急速に充電
される。この時、ｏｎａ：抗ｒによって、トランジスタ
Ｑ、のベースに注入しなければならない電流ハ大略”２
／１１ＦＦ、（４ａ Ｌ、■、ハ負荷容量ｃＬヘノ充電
々流、１１ＦＥは、ＮＰＮトランジスタ。、の直流電流
増幅率）であシ、ＰＭＯ８）ランジスタ。３（第２図）
の電流供給能力は、１／Ｉ’ｌＦＥ でょシ事にょシ、
素子寸法の増加の必要はない。
因に、ＰＮＰ ）ランジスタＱ６のベース端子ニ通常存
在する、配線等による寄生容量ｃ、は、ダイオードＤ１
及びＤ２を通して充電され、トランジスタＱ６を即やか
にＯＨさせる。
在する、配線等による寄生容量ｃ、は、ダイオードＤ１
及びＤ２を通して充電され、トランジスタＱ６を即やか
にＯＨさせる。
一方、７ｉｆＪ２図の入力端子３が用″レベルの時は、
ＰＭＯ８ＴＴ Ｑｓがオフし、ＮＭＯ８ＴｒＱ４がオン
するから、等価回路とし７ては第３図（ｂ）の１２［１
りなる。
ＰＭＯ８ＴＴ Ｑｓがオフし、ＮＭＯ８ＴｒＱ４がオン
するから、等価回路とし７ては第３図（ｂ）の１２［１
りなる。
負荷容量Ｃ５の電りｊは、ＰＮＰ ）ランジスタＱ６に
よるエミッタフォロアによシ急速に放電され、出力レベ
ルを”Ｌ”へ下げると共に、Ｎ Ｐ Ｎ ）ランジスタ
のベース端子の寄生容量Ｃ２は、ダイオードＤ、 、
Ｄ２を通して放電され、トランジスタＱ、を即やかにオ
フさせる。
よるエミッタフォロアによシ急速に放電され、出力レベ
ルを”Ｌ”へ下げると共に、Ｎ Ｐ Ｎ ）ランジスタ
のベース端子の寄生容量Ｃ２は、ダイオードＤ、 、
Ｄ２を通して放電され、トランジスタＱ、を即やかにオ
フさせる。
尚、ダイオードＤ、 、 Ｄ、が、トランジスタＱ、、
、Ｑ。
、Ｑ。
のベース間に挿入されている為、過渡状態に於いても、
トランジスタＱｓ 、Ｑｏの両方がオフすることはなく
従って、出力インピーダンスは當に低くく保たれ、非線
形容全負荷の様に出力電圧仙によって容量値が変化する
様７【場合でも速度劣化が生じない様になっている。
トランジスタＱｓ 、Ｑｏの両方がオフすることはなく
従って、出力インピーダンスは當に低くく保たれ、非線
形容全負荷の様に出力電圧仙によって容量値が変化する
様７【場合でも速度劣化が生じない様になっている。
以上の様に、Ｎ ＰＮ及びＰＮＰ）ランジスタのエミッ
タフォロアにより負荷容量の充放電を関連化し、かつＭ
Ｏ８Ｔｒは、上ｇＱ ＮＰＮ 、 ＰＮＰ ）ランジス
タのベースを駆動するだけでよいから、素子寸法の小さ
なものを用いる事が出来る。
タフォロアにより負荷容量の充放電を関連化し、かつＭ
Ｏ８Ｔｒは、上ｇＱ ＮＰＮ 、 ＰＮＰ ）ランジス
タのベースを駆動するだけでよいから、素子寸法の小さ
なものを用いる事が出来る。
又、バイポーラトランジスタによるエミッタフォロアで
あるから出力インピーダンスは非常に低くく、負荷容ｆ
ｉｆｉｕの大小、非縁形容量の付加等によって動作速度
が大きく変化する事はない。
あるから出力インピーダンスは非常に低くく、負荷容ｆ
ｉｆｉｕの大小、非縁形容量の付加等によって動作速度
が大きく変化する事はない。
従って、配線容量値や、ファンアウト数が事前には知れ
ない、ゲートアレイの様なＩＣや、ＩＣ間の配線容蓋に
よる速度劣化が問題となる様な高速システム用ＩＣ等に
於いて、本発明を適用すれば、その効果は絶大である。
ない、ゲートアレイの様なＩＣや、ＩＣ間の配線容蓋に
よる速度劣化が問題となる様な高速システム用ＩＣ等に
於いて、本発明を適用すれば、その効果は絶大である。
同、第２図のインバータ回路の他、第４図（２人力Ｎ０
Ｒ）の様に、通常のＣＭｔＪ Ｓ論理回路に本発明を容
易に適用し得る事は明らかである。
Ｒ）の様に、通常のＣＭｔＪ Ｓ論理回路に本発明を容
易に適用し得る事は明らかである。
第１図はｃＭｏｓインバータを示す回路接続図。
第２図は本発明の一実施例を示す回路接続図（インバー
タ回路。第３図は本発明によるインバータ回路の動作を
示す等価回路図。第４図は本発明の別の実姉例を示す回
路接続口（２人力ＮＯＲ回路）Ｑｌ ＋ Ｑｓ ・＝
−ＰＭＯ８’ｌ’ｒ 、 Ｑｏ ＋ Ｑ＋ ｏ −−Ｎ
ＭＯ８ＴｒＱ、ｌ・・・・・・ＮＰＮトランジスタ、Ｑ
ｌ、・・・・・・ＰＮＰトランジスタ、５，６・・・・
・・入力端子、Ｆ・・・・・・出力端子。 佑 ｌ 図 鵠 ２ 図 Ｉど 為 ３ 図 ｔ ４ 図
タ回路。第３図は本発明によるインバータ回路の動作を
示す等価回路図。第４図は本発明の別の実姉例を示す回
路接続口（２人力ＮＯＲ回路）Ｑｌ ＋ Ｑｓ ・＝
−ＰＭＯ８’ｌ’ｒ 、 Ｑｏ ＋ Ｑ＋ ｏ −−Ｎ
ＭＯ８ＴｒＱ、ｌ・・・・・・ＮＰＮトランジスタ、Ｑ
ｌ、・・・・・・ＰＮＰトランジスタ、５，６・・・・
・・入力端子、Ｆ・・・・・・出力端子。 佑 ｌ 図 鵠 ２ 図 Ｉど 為 ３ 図 ｔ ４ 図
Claims (1)
- 第一電源端子と、第二電源端子との間に直列に接続され
だＰチャネル絶縁ゲート形ＦＥＴ及びＮチャネル絶縁グ
ー）ＦＥＴと、上記各ＦＥＴのゲート端子に接続された
入力端子と、上記各ＦＥＴ間に直列に接続された二個の
ダイオードと、上記Ｐチャネル絶縁ゲート形ＦＥＴと該
ダイオードとの接続点にベース端子を接続し、コレクタ
を第一電源端子に、エミッタを出力端子に各々接続した
ＮＰＮ）ランジスタと、上記Ｎチャネル絶縁ゲート形Ｆ
ＥＴと該ダイオードとの接続点にベース端子を接続し、
コレクタを第二電源端子に、エミッタを前記出力端子に
各々接続したＰＮＰ）ランジスタとを具備して成ること
を特徴とする論理回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58071048A JPS59196625A (ja) | 1983-04-22 | 1983-04-22 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58071048A JPS59196625A (ja) | 1983-04-22 | 1983-04-22 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59196625A true JPS59196625A (ja) | 1984-11-08 |
Family
ID=13449244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58071048A Pending JPS59196625A (ja) | 1983-04-22 | 1983-04-22 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59196625A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701642A (en) * | 1986-04-28 | 1987-10-20 | International Business Machines Corporation | BICMOS binary logic circuits |
| US4746817A (en) * | 1987-03-16 | 1988-05-24 | International Business Machines Corporation | BIFET logic circuit |
| US4890018A (en) * | 1987-11-16 | 1989-12-26 | Fujitsu Limited | Bipolar-complementary metal oxide semiconductor circuit |
| US5365123A (en) * | 1991-08-29 | 1994-11-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor logic circuits with diodes and amplitude limiter |
-
1983
- 1983-04-22 JP JP58071048A patent/JPS59196625A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701642A (en) * | 1986-04-28 | 1987-10-20 | International Business Machines Corporation | BICMOS binary logic circuits |
| US4746817A (en) * | 1987-03-16 | 1988-05-24 | International Business Machines Corporation | BIFET logic circuit |
| US4890018A (en) * | 1987-11-16 | 1989-12-26 | Fujitsu Limited | Bipolar-complementary metal oxide semiconductor circuit |
| US5365123A (en) * | 1991-08-29 | 1994-11-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor logic circuits with diodes and amplitude limiter |
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