JPS5920026A - インタフエ−ス信号のトレ−ス方式 - Google Patents
インタフエ−ス信号のトレ−ス方式Info
- Publication number
- JPS5920026A JPS5920026A JP57129889A JP12988982A JPS5920026A JP S5920026 A JPS5920026 A JP S5920026A JP 57129889 A JP57129889 A JP 57129889A JP 12988982 A JP12988982 A JP 12988982A JP S5920026 A JPS5920026 A JP S5920026A
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- Japan
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- trunk
- output
- tracing
- signal
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/28—Error detection; Error correction; Monitoring by checking the correct order of processing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、入出力インタフェース信号なトイＸ（
レースする方式にｉｂ、特にチャ２Ｆルと人出力制御装
置間に、複数のトランクを設け、該トランク毎に入出力
インタフェース信号をトレースする方式に関する。
置間に、複数のトランクを設け、該トランク毎に入出力
インタフェース信号をトレースする方式に関する。
（２）従来技術と問題点
チャネ、／Ｌ／装置と入出力制御装置（入出力装置を含
む）との間は、入出力インクフェースと通常呼ばれる、
従来該入出力インタフェースは、何台もの入出力制御装
置が１台のチャネルにいもづる式に接続される。そして
、ある入出力制御装置の障害により、他の入出力制御装
置の動作中に、チャネルによりインタフェースエラーを
検出しｆｒ：、場合、′４ｆ、数の入出力装置が、いも
づる式に接続されているため、障害の切分が困難である
という欠点があった。
む）との間は、入出力インクフェースと通常呼ばれる、
従来該入出力インタフェースは、何台もの入出力制御装
置が１台のチャネルにいもづる式に接続される。そして
、ある入出力制御装置の障害により、他の入出力制御装
置の動作中に、チャネルによりインタフェースエラーを
検出しｆｒ：、場合、′４ｆ、数の入出力装置が、いも
づる式に接続されているため、障害の切分が困難である
という欠点があった。
（３）発明の目的
本発明は、前記欠点を解消して、速やかに障害情報切分
けが行なえるインタフェース信号のトレース方式を提供
することを目的とする。
けが行なえるインタフェース信号のトレース方式を提供
することを目的とする。
を取る複数のトランク及びフラグを備え、該トランク毎
に入出力制御装置の接続有効性をチェックし、有効ガ場
合は、予め定められた信号の送受を完了するまで当該フ
ラグを立てるとともに入出力インタフェース信号の変化
毎に一定時間トレースを行なうことを特徴とするインタ
フェース信号のトレース方式によシ達成される。
に入出力制御装置の接続有効性をチェックし、有効ガ場
合は、予め定められた信号の送受を完了するまで当該フ
ラグを立てるとともに入出力インタフェース信号の変化
毎に一定時間トレースを行なうことを特徴とするインタ
フェース信号のトレース方式によシ達成される。
（５）発明の実施例
以下、本発明を図面を用いて詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。図
において、１１はチャネ／ｌ／装置。
において、１１はチャネ／ｌ／装置。
１２はトレースメモリでＡ、ｎ、Ｃはトランク。
ａ、ｂ、ａはフラグ、 Ｐ、Ｑ、Ｒは入出力制御装置で
ある。
ある。
第２図は、本発明の一実施例を示すトレースメモリと各
トランクの入出力インタフェース信号等を示す図である
。図において、２１はＡトランクの入出力信号の立上／
立下υ。
トランクの入出力インタフェース信号等を示す図である
。図において、２１はＡトランクの入出力信号の立上／
立下υ。
２２けＢトランクの入出力信号の立上／立下）、２３は
Ｃトランクの立上／立下シ、２４はクロック、２５はト
レースメモリであるっ第３図は、本発明の一実施例を示
す入出力インタフェース信号等のタイムチャートを示す
図である。図において、３１は入出力インタフェース信
号・である。
Ｃトランクの立上／立下シ、２４はクロック、２５はト
レースメモリであるっ第３図は、本発明の一実施例を示
す入出力インタフェース信号等のタイムチャートを示す
図である。図において、３１は入出力インタフェース信
号・である。
本発明は、チャネル装置１１と出力制御装＠（例えばＰ
、Ｑ、Ｒ）間に、）・ランクを複数個（Ａ、Ｂ、Ｃ）設
け、各トランクに１台づつ又は複数台づつ入出力制御装
置（本実施例では、Ｐ。
、Ｑ、Ｒ）間に、）・ランクを複数個（Ａ、Ｂ、Ｃ）設
け、各トランクに１台づつ又は複数台づつ入出力制御装
置（本実施例では、Ｐ。
Ｑ、Ｒ）を接続する。そして各トランク毎に入出力イン
タフェース信号をトレースする。トレースタイミングは
任意のトランクの入出力インタフェース信号３１の立上
／立下υで行なうものである。
タフェース信号をトレースする。トレースタイミングは
任意のトランクの入出力インタフェース信号３１の立上
／立下υで行なうものである。
以下、例をあげて説明する。Ａ）ランクよシ入出力制御
装置Ｐを選択する為に使われる信号（ｓ＋ｅｌｅｃｔ
ｏｕｔｌｓＬＯＡ）を、該人出ｌ力制御装置ｉｐに送出
する。そして当該入出力制御装置Ｐが存在応答）すれば
、トランクＡを有効にしフラグＡを立て（ＯＮにスル）
イニシャルセレクションシーケンス（入出力用に予め設
定された処理順に従って実行すること）を実行する。も
し、尚該入出力制御装置Ｉ）が存在しない場合は（Ｓｏ
ｌｅｃｔ Ｉｎ：５ＬＩＡで応答）次のトランクへ５Ｌ
ＯＢ信号を伝搬させる。以後同手順を繰返す。フラグａ
、ｂ、ｃはチャネ／Ｌ／装置１１と当該入出力制御装置
が一連のシーケンス処理が終υ切離れるまでＯＮの状態
と々っている。各トランクはフラグがＯＮ状態の時、ト
レース可能となり、入出力インタフェース信号の変化毎
に（立上／立下るタイミング毎に）一定時間トレースが
行なわれる。
装置Ｐを選択する為に使われる信号（ｓ＋ｅｌｅｃｔ
ｏｕｔｌｓＬＯＡ）を、該人出ｌ力制御装置ｉｐに送出
する。そして当該入出力制御装置Ｐが存在応答）すれば
、トランクＡを有効にしフラグＡを立て（ＯＮにスル）
イニシャルセレクションシーケンス（入出力用に予め設
定された処理順に従って実行すること）を実行する。も
し、尚該入出力制御装置Ｉ）が存在しない場合は（Ｓｏ
ｌｅｃｔ Ｉｎ：５ＬＩＡで応答）次のトランクへ５Ｌ
ＯＢ信号を伝搬させる。以後同手順を繰返す。フラグａ
、ｂ、ｃはチャネ／Ｌ／装置１１と当該入出力制御装置
が一連のシーケンス処理が終υ切離れるまでＯＮの状態
と々っている。各トランクはフラグがＯＮ状態の時、ト
レース可能となり、入出力インタフェース信号の変化毎
に（立上／立下るタイミング毎に）一定時間トレースが
行なわれる。
（６）発明の詳細
な説明したように本発明によれば、入出力制御信号の変
化毎に一定時間トレースを取ることが出来、該トレース
情報から障害対策が容易に立てられるという効果がある
。
化毎に一定時間トレースを取ることが出来、該トレース
情報から障害対策が容易に立てられるという効果がある
。
第１図は本発明の一実施例を示すブロック図である。
第２図は、本発明の一実施例を示すトレースメモリと各
トランクの入出力インクフエ″−７信号停を示す図であ
る。 第３図は、本発明の一実施例を示す入出ノコインタフェ
ース信号醇のタイムチャートを示す図である。 記号の説明、１１はチャネル装置、１２はトレースメモ
リ、 Ａ、Ｂ、Ｃはトランクｌ ａｌｂｌＣはフラグ、
Ｐ、Ｑ、Ｒは入出力制御装置、２１はＡトランクの入
出力信号の立上／立下シ、２２はＢトランクの入出力信
号の立上／立下り、２３はＣトランクの立上／立下フ、
２４はクロック、２５はトレースメモリ。
トランクの入出力インクフエ″−７信号停を示す図であ
る。 第３図は、本発明の一実施例を示す入出ノコインタフェ
ース信号醇のタイムチャートを示す図である。 記号の説明、１１はチャネル装置、１２はトレースメモ
リ、 Ａ、Ｂ、Ｃはトランクｌ ａｌｂｌＣはフラグ、
Ｐ、Ｑ、Ｒは入出力制御装置、２１はＡトランクの入
出力信号の立上／立下シ、２２はＢトランクの入出力信
号の立上／立下り、２３はＣトランクの立上／立下フ、
２４はクロック、２５はトレースメモリ。
Claims (1)
- チャネ／ｌ／装置と入出力制御装置の接続対応を取る複
数のトランク及びブラダを備え、該トランク毎に入出力
制御装置の接続有効性をチェックし、有効な場合は、予
め定められた信号の送受を完了するまで当該フラグを立
てるとともに入出力インタフェース信号の変化毎に一定
時間トレースを行なうことを特徴とするインタフェース
信号のトレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129889A JPS5920026A (ja) | 1982-07-26 | 1982-07-26 | インタフエ−ス信号のトレ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129889A JPS5920026A (ja) | 1982-07-26 | 1982-07-26 | インタフエ−ス信号のトレ−ス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5920026A true JPS5920026A (ja) | 1984-02-01 |
Family
ID=15020849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57129889A Pending JPS5920026A (ja) | 1982-07-26 | 1982-07-26 | インタフエ−ス信号のトレ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920026A (ja) |
-
1982
- 1982-07-26 JP JP57129889A patent/JPS5920026A/ja active Pending
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