JPS5920145B2 - 電子計算システムにおけるメモリのアドレス方法および電子計算システム - Google Patents

Description

【発明の詳細な説明】 本発明は一般的に装置にデータ記憶レジスターを付加さ
せる拡張可能な計算機装置に関するものであつて、特に
データ記憶容量を増設するため複数個からなる別のレジ
スター半導体チップを使用した半導体チップでできてい
る計算機装置およびそのような計算機装置におけるメモ
リのアドレス方法に関するものである。

電子卓上計算機は全ての装置がただ１つあるいは少数の
半導体素子で実現されるＭＯＳ／ＬＳＩチップを利用す
るように設計変更がなされてきた。

この技術は製造工程、労力および材料コストを節減させ
個別の素子あるいは数多くの集積回路で構成された機械
で安価な費用では不可能な動作機能を計算機に持たせる
ことができる。これまでの計算機装置は特開昭４８−２
１４４６号（昭和４８年３月１７日公開）一米国特許第
４．０７４．３５１号一に詳細に記述したようにただ１
つのＭＯＳ／ＬＳＩチップを使用して作られていたが、
本発明では複数個のシフト・レジスターを用いて特定の
ランダム・アクセス記憶装置アレイを順次アドレスする
。この順次アドレスが行なわれる記憶装置は従来の設計
でシフト・レジスターが必要としたものよりずつと少い
チップ上の余地に主データ・レジスターを設けている。
より複雑な計算機では複数個からなる半導体チップを要
しその一例を特開昭５０−１１５５８号（昭和５０年２
月６日公開）一粘酔蔚第４、２００、９２６号一に公開
してある。

その計算機装置ではデータ・チップとＲＯＭチップが基
本計算機装置を構成しておりさらに詳しくは上述の特開
昭５０−１１５５８号に記述されている。その装置にお
ける基本的な２つのチツプからなる計算機装置は特殊な
タイミングおよびアドレス装置と共に各種フラグおよび
外部入力／出力制御装置を使用して、付加した外部機能
により装置の拡張を可能にしている。そこで本発明の目
的は前述したような２つのチツプに伝送するために設け
られた外部レジスター・チツプを得ることであつて、各
チツプの各レジスターを随意に個々にアドレスしたり、
全チツプの各レジスターを同時にアドレスすることがで
きる複数個の個別レジスターであることを特徴としてい
る。また別の目的として最少数の接続端子を使用し、基
本の２チツプ装置における全般的な動作の装置遅延を最
少におさえている。さらに別の目的としては電力節減技
術に駆使した低電力消耗を特徴とする装置を得ることで
ある。本発明によつて簡単に、２チツプ装置のデータ記
憶用レジスター容量を増設するため少なくとも１つの１
０レジスター・チツプが基本の２チツプ計算装置と組合
せて用いられる。１６までのレジスター・チツプを用い
ることができ各チツプには１０までの個々にアドレス可
能なレジスターを収容している。

各チツプは本発明の１０レジスター・チツプが基本の２
チツプ装置によつてアドレスされる時に決まるフラグ入
力装置と、実行機能だけでなくチツプをアドレスしその
中のレジスターをもアドレスする複数ビツト複数桁のア
ドレス語を選択して記憶する入力装置とを有している。
さらにチツプ選択装置がそのアドレス語を解読して１０
レジスター・チツプのアドレスを決定するために設けら
れている。またアドレス語の別の桁を解読して特定のチ
ツプのどのレジスターをアドレスするかを決定するため
の装置およびそのアドレス語の別の桁を解読してその機
能命令が入力機能か出力機能かを決定するための装置を
備えている。さらにそのアドレス語を解読して全レジス
ター・チツプをクリアーするか、１つのレジスター・チ
ツプをクリアーするかあるいは、ある特定のレジスター
・チツプ命令の１レジスターだけをクリアーするための
装置を備えている。各レジスターは内部のタイミング信
号によつても供給される状態時刻計数器によつて駆動さ
れ順番にアドレスされる記憶装置によつて実行される。
データはデータ回線を使用してレジスター・アドレスを
伝送した後データ入力／出力回線上の各レジスターに供
給される。

電力消費は解読要求が生じたその周期中だけ作動する解
読アレイを含む電力節減回路を使用して最少限にとどめ
ている。本発明の新しい特徴については前述した特許請
求の範囲の中に明記してある。しかし本発明の内容はも
とよりその他の目的および利点については添附の図面を
参照して詳細な記述を読むことにより理解されよう。第
１図を参照すると、前述した特開昭４８一２１４４６号
中に記述してある拡張性計算機装置の機能的なプロツク
構成図が示してあり、これは参考例として具体化したも
のであつて拡張性計算機のレジスター容量を得る本発明
の周辺レジスターと相互接続されるデータ・チツプおよ
びＲＯＭチツプを示している。

このデータ・チツプ５は複数の制御信号を発生し、ＲＯ
Ｍチツプ６と、増大するデータ語および増大する命令語
の両記憶容量用に１組の外部ＲＯＭレジスター・チツプ
７と、外部データ語記憶容量用に外部の１０−レジスタ
ーチツプ８と、計算機に外部からの特定のサブルーチン
をプログラム入力する装置用として外部プログラム・チ
ツプ１０と、出力プリンター１１を制御する外部プリン
ター・チツプ９とに信号を送出する。この出力プリンタ
ー１１はプリンター・チツプ９に接続された従来の形式
でもよいが、むしろサーマル・プリンターあるいはドラ
ム・プリンターがよい。データ・チツプ５が発生する制
御信号には次のような信号が含まれている。

すなわち条件Ａ（ＣＯＮＡ）ないしインクリメント禁止
は次の命令語が実行される前にＲＯＭの正常な順位に割
込みを起しこの装置で附加的命令を実行させることを示
しており、条件Ｂ（ＣＯＮＢ）はデータ・チツプが実際
に計算モード（非アイドル状態）かあるいは表示モード
（アイドル状態）かというデータ・チツプのアイドル状
態を示しており、条件Ｄ（ＣＯＮＤ）は特定のフラツグ
と命令語の所定の桁との比較を示す条件フラツグがセツ
トされたことを示しており、フラグＡ（ＦＬＧＡ）はＳ
ＡＭにおいてＣＯＮＤで決められた出力速度でフラツグ
・レジスターからの連続した出力を示しており、状態信
号（Ｓ信号）はデータ・チツプの状態タイミング信号（
データ処理を制御するタイミング信号）であつて、この
Ｓ信号１６ごとに１つのＤタイミング信号を発生し、表
示信号（Ｄ信号）は計算機が連続して実行しているプロ
グラムの状態信号をセツトし、その１命令周期は１６の
Ｓ信号からなり、またこのＤ信号が先行する特定のＤ信
号周期で前進するように１５周期ごとにこのＤ信号を発
生させることを示し、鍵盤入力（Ｋ回線）は鍵盤から外
部命令をデータ・チツプに入力する信号であり、Ｐレジ
スター（ＰＲＥＧ）はデータ・チツプがＲＯＭ記憶装置
をアドレスしまたＲＯＭ記憶エリアがアドレスされてい
ることを示し、命令語（ＩＯ〜１２）は特定のＲＯＭ命
令記憶装置に記憶される特定の命令語を示し、外部信号
（ＥＸＴ）はデータ・チツプの外部端子がデータを送出
するか受信するかを示し、ストローブ（ＳＴＢＥ）はＤ
信号の間隔を決めるプログラム可能な信号であつて、こ
こでは１５が選択されており、ビジー（ＢＵＳＹ）はプ
リンター・チツプ９によつて決められるプリンターの条
件すなわちプリンターが動作中か否かあるいはプリンタ
ーが他の命令を受信できるかどうかを表わしている。

再び第１図を参照すると、データ・チツプ５はレジスタ
ーＡおよびフラグ・レジスターＡからの出力情報をセグ
メント解読器１４へ供給する。コンマの位置、１０進小
数点の位置、Ａレジスターからの表示実データおよびフ
ラグＡレジスターからの表示実データのような情報が伝
送される。セグメント解読器１４はセグメント駆動装置
１３を作動させるため２進化１０進の出力情報を解読す
る従来の解読回路である。セグメント駆動装置１３はこ
の図で１桁当り７セグメントで示した前記表示器３を作
動させるための従来の１駆動回路で構成されている。ま
たこのデータ・チツプは表示器３の各桁を選択的に走査
するための桁駆動装置１２にＤ信号を供給する。

表示用マトリツクスの走査に関しては前記特開昭４８−
２１４４６号に詳述してある。ここに公開した好実施例
ではデータ・チツプから第１番目のＤ信号をそしてＲＯ
Ｍチツプから第２番目のＤ信号を供給し両者の組合せで
１５のＤ信号周期を構成する。データ・チツプは鍵盤入
力のストローブ用Ｄ信号が発生するＫ情報に応答する。

この鍵盤の走査については後で詳細に説明する。ＲＯＭ
チツプ６はＣＯＮＤ，ＣＯＮＡ，ＰＲＥＧ，ＳＴＢＥお
よびデータ・チツプ５からのＳ信号に応答して命令語１
。

−１，２、Ｄ信号を発生しまたデータ・チツプに対して
ＩＲＧＡとＲＧＢを発生する。１０−レジスター・チツ
プ８は本発明の計算機装置に対して拡張したデータ記憶
容量を提供する別の周辺チツプ群である。

この１０−レジスター・チツプはフラグＡ，．ＣＯＮＢ
およびデータ・チツプからのＩ／０情報を受取りデータ
・チツプに対する返答として／Ｏ回線を介しデータを返
送する。プリンター・チツプ９はＩ／Ｏ回線上のデータ
に従つて印刷するためデータ・チツプからの／０情報、
外部のＣＯＮＢｌフラツグＡおよびデータ・チツプから
のＳＴＢＥ命令に応答する。

第２図を参照すると、本発明の外部データ・レジスター
装置のプロツク構成図が示してある。般にこの装置は計
算機装置を構成するため第１図で説明したようなデータ
・チツプやＲＯＭチツプとともに使用されるよう設計さ
れたＭＯＳ／ＬＳＩチツプである。本発明のチツプはＳ
ＡＭ（７００）に実装された１０−レジスターを有して
いる。ＳＡＭは米国特許第３，８９３，０８８号に記述
されている順次アドレス記憶装置（Ｓｅｑｕｅｎｔｉａ
ｌｌｙＡｄｄｒｅｓｓｅｄＭｅｍＯｒｙ）であつて）本
発明の好実施例に用いられている特殊形式のＳＡＭにつ
いては米国特許第３．８５１．３３１号に記述されてい
る。記憶装置７００はそれぞれ１６桁からなる１０ケの
レジスターを有しそれぞれのレジスターは実際上４つの
並列なレジスターであつてＢＣＤで配列している。すな
わち記憶装置７００には１０×１６×４または６４０ビ
ツトが含まれている。状態計数器７０１はデータ・チツ
プの状態信号に合つた状態信号Ｓ。からＳｌ５を発生す
る。この状態計数器はリング計数器と同種のものである
。タイミング・マトリツクス７０２は記憶装置を順次ア
ドレスする同一タイミング信号によつて作動するようＳ
ＡＭ７ＯＯに接続されており、このマトリツクス７０２
は各位置のチツプで使用する多数のタイミング信号を発
生する。記憶装置７００におけるデータはＳＡＭの左右
にある選択ゲート７０３と７０４の制御のもとにいくつ
かの方法で動作する。例えばＳＡＭ７ＯＯに入力したり
出力したり循環させたり右にシフトしたりクリアするこ
ともできる。データ入力、循環およびクリア機能は左側
の選択ゲート７０３で実行され、データ出力および右シ
フトは右側の選択ゲート７０４で実行される。データ入
力は接続線７０５を介しデータ・チツプに接続されてい
る入力／出力端子／０１から／０８によつて、またデー
タ出力は接続線７０６と／Ｏバツフアー７０７とを介し
て同−１／Ｏ端子から行なわれる。

記憶装置７００においてデータを入力したり書込んだり
（クリアしたり）するため１０ケのレジスター中特定の
ものを選択するのは入力レジスター選択解読器７０８で
行ないまた読出しのために特定レジスターを選択するの
は出力選択解読器７０９で行なう。解読器７０８と７０
９の各出力７１０と７１１は選択ゲート群７０３と７０
４の特定のゲートを開閉してその目的を達成する。この
入出力選択解読器７０８と７０９は本発明の大きな特徴
であるアドレス論理装置７１２からの信号を受取る。１
０−レジスター・チツプへのアドレシング１０−レジス
ター・チツプはＩ／０端子に現われているデータ語の選
択部分によつてアドレスされ、その部分は製造時の特定
ゲートプログラムのマスキング段階によつて決定される
。

第３図を参照すると、４ビツト１６桁からなるデータ語
のフオーマツトが示してあり最初の４桁だけが本実施例
で使用されている。通常Ｓ。信号時の最下位桁はデータ
・チツプの普通のデータ処理において１０進小数点の位
置を示すのに使用されているが、１０−レジスター・チ
ツプではＳ。は実行すべき動作を決めるのに使用される
。最下位桁７１３あるいはＳ。における最下位ビツトは
入力か出力のいずれかを表わしており、ＳＯのビツトが
″１″の時人力機能を、そして“Ｏ゛の時出力機能を意
味する。残りの３ビツトはデータを入力するかまたはレ
ジスターをクリアーするためのゼロ入力かを表わすのに
使用される。クリアーはゼロが入力される特殊な入力の
例であつてクリアー動作にはいくつかの可能性が存在し
、（１）特定チツプの特定レジスターをクリアーしたり
、（２）特定の１０−レジスター・チツプの全レジスタ
ーをクリアーしたり、（３）全１０レジスター・チツプ
をクリアーするケースがある。ＳＯ信号７１３の゛２″
と１Ｃ゛ビツトはこれらのクリア機能を実行させるもの
で、特定のビツトおよびこれらの符号はアドレス論理回
路７１２をプログラム的にゲートする。第３図のＳ，信
号の桁は使用されず、次の桁７１４と７１５はそれぞれ
レジスター選択とチツプ選択に使用される。１０−レジ
スターの１つはＳ２信号中に送られた４ビツト符号で決
定され、それは並列に１／０端子に現われ、第２図の入
力７１６を経てアドレス論理回路７１２の適当な場所に
記憶され、レジスター選択解読器７０８と７０９で解読
される。

例えば第７レジスタ一から出力動作の要求があつた場合
最初の桁７１３は００００でありＳ２桁７１４は２進の
７または０１１１である。第３図でのアドレス語の第３
の項目はＳ３時に行なわれるチツプ選択桁７１５である
。１６ビツトからなる１０レジスター・チツプの１つが
Ｓ３時の４ビツト２進符号で選択される。

Ｓ３桁７１５はアドレス論理回路７１２で受信され、記
憶され、チツプ選択論理回路７１７に供給される。４端
子７１８は外部パツケージに利用され、１０−レジスタ
ー・チツプを含むパツケージが製造中のプリント回路板
に取付けられる時接続され、４ビツト符号を定義する“
１″ＶＳ８か６０１ＶＤＤのいずれかに接続される。

アドレス論理回路７１２から接続線７１９を経由してチ
ツプ選択論理回路７１７に供給される４ビツトのチツプ
選択桁７１５が端子７１８に接続された符号と一致する
場合、選択信号はチツプに指定した動作を行なわせるた
め接続線７２０を介してアドレス論理回路に返される。
チツプ選択論理回路７１７に対する別の入力ＣＳはより
高度のチツプ選択を行ない例えば１６以上の１０レジス
ターを必要とする場合などであり後で説明する。１０−
レジスターにアドレスとしてのデータ語を受取らせ、必
要な機能を実行させるためにデータ・チツプでフラグが
作られＦＬＧＡ端子を介して出力し、それを１０−レジ
スター・チツプ上のＦＬＧＡ端子で受信し制御論理回路
７２１に供給する。

もしこの特定の駆動機能がなかつた場合、１０−レジス
ター・チツプは第３図のアドレス語と／０端子に現われ
る通常のデータを混同してしまう。与えられたフラグは
その他の目的には使用されず、１０−レジスター・チツ
プをアドレスするためのデータ・チツプのプログラムに
使用される。これは例えば信号時Ｓｌ４のフラグＡレジ
スターにおけるフラグである。また各フラグは表示器に
例えばマイナス記号、エラー、オーバー・フローなどの
注釈を送出するためにも使用されるので、前記の特開昭
５０−１１５５８号に記述したように、ＣＯＮＢの指示
はデータ・チツプがアイドル状態かそうでない動作状態
かを識別するために使用される。またＣＯＮＢは第２図
に示したように制御論理回路７２１にも供給される。Ｃ
ＯＮＢがゼロの場合、データ・チツプはアイドルないし
表示状態にありそれらフラグはＤ信号の場合であつて、
この時には決して１０−レジスター・チツプはアドレス
されず各フラグは論理回路７２１で無視される。ＣＯＮ
Ｂが１の場合データ・チツプは非アイドル状態にあつて
それらフラグはＳ信号の場合であつて、その時１０−レ
ジスター・チツプの信号時Ｓｌ４におけるフラグは１０
−レジスター・チツプにアドレスを受取らせる。また制
御論理回路７２１はチツプを通じて使用される後述のよ
うないくつかの制御信号を発生し、同じくタイミング・
マトリツクス７０２から接続線７２２を介してタイミン
グ信号を受信し、同様にアドレス論理回路７１２におる
いは同回路から接続線７２９を介して信号を送受信する
。１０−レジスター・チツプを動作させる入力命令順序
はデータ・チツプにおいて４つの命令周期（実際には１
０−レジスター・チツプにおいて５周期）からなる。

第１の命令は６フラグ・セツト”３であつて、この命令
周期では例えばＳｌ４のような特定のＳ信号時にフラグ
Ａレジスターに論理値゛ビがセツトされる。これは制御
論理回路７２１が１０レジスター・チツプ、特にアドレ
ス論理回路７１２にアドレスを受取るよう条件付ける。
次の命令は１レジスターからＩ／０゛であつて、この命
令周期ではデータ・チツプのレジスター、例えばＢかＣ
レジスターから／Ｏ回線に読出される。どちらかのレジ
スターが使用されても第３図で分るようなアドレスを含
んでいる。このアドレスはアドレス論理回路７１２に読
込まれ記憶される。第３の命令は６ゼロ・フラグ７であ
つて、データ・チツプのフラグＡレジスターＳ，４位置
が適切な命令後によつてゼロにりセツトされ、１０−レ
ジスターを不注意から再び作動させないようＳ，４フラ
グで防止する。第４の命令は０Ａレジスターから１／０
゛であつて、その結果データ・チツプのＡレジスターの
内容は／ｏに供給され、Ａレジスターの１６桁の情報は
１０−レジスター・チツプのうち選択されたレジスター
に書込まれる。ＡレジスターとＩ／Ｏ端子間の通路で、
データ・チツプのＡＬＵにおける１状態信号の遅延は１
０−レジスター・チツプからなる記憶装置７００のうち
選択されたレジスターの情報を１状態信号だけ置き換え
が行なわれる。このため１０−レジスター・チツプに入
力されるデータは後の動作で使用するべくデータ・チツ
プに呼びもどす時正しい信号位置となるように１状態信
号だけ右にシフトしておかなければならない。したがつ
て６ＡレジスターからＩ／Ｏ″の命令につづくすぐ次の
命令周期で１０−レジスター・チツプに入力される時ど
のデータ語も自動的に右にシフトされる。これは遅延回
路７２４の１命令周期遅延によつて行なわれ、入力レジ
スター選択論理回路７０８に遅延信号を供給する。右シ
フト機能はデータ・チツプからの命令語がなくとも動作
し、１０−レジスター・チツプがこの右シフト機能を自
動的に実行している一方でデータ・チツプのプログラム
は別の動作を続けることができる。データ・チツプのＡ
レジスターと１０−レジスター・チツプのうちから選択
されたレジスターとの間での１状態信号遅延は右シフト
を行なう上では結果的に付加的な別の問題である。すな
わちＳ，５の時の第１６桁目は自動的に右シフトが行な
われている間次の周期のＳ。まで待たされる。したがつ
て重なりを防ぐため第１６桁目は次のＳ，５あるいは自
動右シフト周期終了まで保持回路７２５に保持され、そ
れからＳ，５位置に入れられる。すなわち１５桁だけが
右シフトされ、１６桁目は保持され続いて次の命令周期
のＳｌ５で入れられる。４命令周期による出力動作は１
０−レジスター・チツプで右シフトを行なう必要がない
のでごく簡単である。

つまりデータ・チツプの第１命令は゛ゞＳｌ４の時にフ
ラグＡをセツｌ′であり、第２のの命令語はＩ／０端子
に連続的に命令語を発生し、その第１桁目は出力動作を
意味する６００００″であり第２桁目は使用せず第３桁
目と第４桁目はそれぞれレジスターとチツプを選択する
のに用いる。第３の命令語は６Ｓ，４の時にフラグＡを
ゼピであり、第４の命令語は６１／０からＡレジスター
”であつて、記憶装置７００の選択されたレジスターか
ら接続回線７０６およびＩ／０バツフアー７０７を経由
してＩ／０端子からさらにＡＬＵを経由してデータ・チ
ツプのＡレジスターに出力される。ＡＬＵでの遅延は第
１桁が１０−レジスター・チツプから１状態信号早く伝
達されるためであり、出力は第３周期のＳｌ５に始まり
第４周期のＳｌ４で終了する。次に第４図を参照しなが
ら１０−レジスター・チツプの回路について詳述する。

記憶装置７００は１列当り１６記憶素子が４０列で構成
され、各記憶素子は米国特許第３，８５１，３３１号で
詳細に説明している３ケのトランジスター記憶素子から
なつているがここでは参考程度に止めておく。入力出力
のトランジスターはともに入力／出力共通回線７２６に
接続されている。データ入出力回路 データは第２図に示したように４つのＩ／Ｏ端子１／０
１，Ｉ／０２，Ｉ／０３およびＩ／０４を介してデータ
・チツプから受信しまたはデータ・チツプに送出する。

データは並列な４つのＢＣＤビツトで、直列に１６桁で
構成され１桁が各状態信号に相当する。入力データは反
転され回線７４０を通じてゲート装置７２５に入り遅延
せずに入力データ回線７０５に直接データを送るか、ま
たはＢが後述する理由によつて動作した時１命令周期の
間Ｓｌ５のデータが１桁遅延して送られる。選択ゲート
７０３において入力データは記憶装置７００におけるそ
れぞれの１０−レジスターの４つのゲート７４２に供給
される。これらの各ゲートには回線７４３からのφ２入
力と右シフト動作中は新しいデータ入力回路を機能抑止
する４０組のゲート７４４からの入力とがある。このた
めＲＳＤ信号が入力７４５からこれらすべてのゲートに
供給され、このＲＳＤ信号は右シフト遅延回路７２４よ
り得られる。記憶装置７００の１０−レジスターの１つ
だけが回線７１０の１本によつて書込み用に選択されゲ
ート７４４およびゲート７４６の入力となる。またゲー
ト７４６には回線７４７からのφ２入力と遅延回路７４
８からの循環入力が行なわれる。各ビツトはφ，の時記
憶装置７００から読出され、このφ，からφ２（回線７
４９Ａから供給される）を経て次の状態信号のφ１まで
回路７４８によつて遅延されたそれらビツトはゲート７
４６の入力として使用される。循環はデータが回線７０
５およびゲート７４２を経由して特定のレジスターに書
込みを行なつている（クリアーを含む）場合、あるいは
データが右シフトを行なつている場合を除けば常時行な
われており、データ入力の際のデータ循環はゲート７４
６で中断される。右シフトの場合も同様である。データ
はφ２によつてのみ記憶装置７００の記憶素子に読込ま
れる。なおφ２入力は７４３と７４７である。回線７０
５からのデータ入力はゲート７４２とゲート７４９を経
由して行なわれ次いで回線７５０から記憶装置の入力／
出力回線７２６に入る。循環は遅延回路７４８からゲー
ト７４９を通じて回線７５０を経由する。出力側におけ
る選択ゲート７０４は解読器７０９から回線７１１を経
てくる出力レジスター選択信号によつて作動する出力ゲ
ート７５１を含み、このゲート７５１は回線７５３のφ
１によつて時刻調整され回線７５２を経て記憶装置の入
力／出力回線７２６から反転（偽の）データを受取る。

各ゲート７５１の出力は出力回線７０６に供給される。
右シフトはゲート７５３で実行され、このケトも回線７
１１からのレジスター選択信号とともにφ１による回線
７２６からの反転（偽の）データと、回線７５４からの
右シフト命令とを受取る。各ビツトφ２によつてのみ記
憶装置に入力することが可能で、ゲート７５５は回線７
５６とφ２による右シフト命令に応答する。右シフト位
置に再入力されるデータは回線７５７を介してフイード
・バツクされ、この点でデータは１／２状態信号つまり
φ１からφ２遅延され反転されている。真のデータは記
憶装置に書込まれ真の論理回路に記憶されるが真のデー
タを利用する場合は右シフトによつて反転される。より
詳細なＳＡＭ記憶素子の動作については前記の米国特許
第３，８５１，３３１号で理解できよう。アドレス回路 アドレス論理回路７１２は回線７０５を経由し１／Ｏ端
子からアドレス・データを受取り、これらデータの各桁
は回線７５８のパルス制御のもとで６レジスターからＩ
／Ｏ／Ｓ．″命令が与えられた時読込まれる。

アドレス・データは図示したようにＳ。

φ２、Ｓ２φ２およびＳ３φ２の時だけアドレス論理回
論７１２に読込まれる。これらの３桁はアドレス論理回
路の各ステージに記憶されるように３つのシフト・レジ
スター・ステージが設けてある。最初のシフト・レジス
ター・ステージは直列ゲートとインバータ７６０回路に
接続された４つのクロツク・インバータ・ゲート７５９
を有している。ＳＯφ２の時回線７０５からのデータは
インバータ７５９に伝送されそれに続くφ，クロツクで
インバーター７６０の出力にシフトされる。信号Ｓ２φ
２の時回線７５８からの次のゲート・パルスによつて第
３のデータ桁が最初のステージに読込まれ、前に最初の
ステージにあつた第１のデータ桁は直列なφ１ゲートと
インバーター・７６２の組合せからなる回路に接続され
たゲート・インバーター７６１からなる第２のシフト・
レジスター・ステージに転送される。それに続くφ２ク
ロツクで最初の桁はインバーター７６２の出力部に記憶
され、第３のデータ桁はインバーター７６０の出力部に
記憶される。信号Ｓ３φ２の時に第４のデータ桁が最初
のシフト・レジスターの入力部に印加されそれに続くφ
，でシフトされ、第２の桁は第２ステージのインバータ
ー７６２の出力１１１ｊにシフトされ、また第１桁はゲ
ート７６３およびゲート７６４の入力部に印加される第
３ステージにシフトされる。したがつてデータ・チツプ
の内部状態信号Ｓ４φ２（Ｓ３φ２後のφ１クロツク）
ではアドレス論理回路７１２はそれぞれデータ・ワード
Ｓ。

，ＳｌおよびＳ３の第１、第３および第４桁を記憶して
いる第１桁目の第１ビツトは制御論理回路７７１への入
力としてインバーター７６３と回線７２３を通じて伝送
される。前述したように、第１桁の第１ビツトが１の場
合は１入力１命令であつて、第１ビツトがゼロの場合ば
出力゛命令である。１入力”および０出力１信号はそれ
に応じて発生され後述するように処理される。

ＳＯ時の第１桁目の残りの３ビツトは論理装置７６４に
伝送されそのうち第２と第３ビツトつまり６２１と６４
ゝビツトだけが制御を行つている。

これはＶＤＤと回線７６５とをそれぞれ最左端の２つの
０Ｒゲートに相互接続する回路を有するＰＬＡ７６５か
ら分る。ＳＯ桁におけるこれら２ビツトは特定のチツプ
がクリアされるかどうかの６４゛ビツトと拡張されたデ
ータ装置の全チツプがクリアされるかどうかの０２″ビ
ツトを定義している。もしアドレスされたチツプの２と
４ビツトの両方にゼロが存在する場合入力レジスター選
択装置７０８の制御回路に対して回線７６６により出力
信号を発する。各命令は回線７０５を介して特定の１０
−レジスター・チツプの全レジスターにゼロを入力する
かそのレジスターをクリアーするために伝送され、回線
７７６および７７３を介して右シフト実行中出力ＰＬＡ
７Ｏ９を動作させる。インバーター７６０の出力でＳ３
の時の第４桁は回線７６７を経由してチップｌ択論理回
路７１７に伝送される。

それは前述したように符号化ＢＣＤが外部から端子ＡＤ
ｌ〜Ａ［）２を通じて印加された符号と比較される。一
致すると論理装置７６８から出力が行なわれその一致を
クリアするためＳ。桁の０２”および０４゛ビツトをゲ
ートするよう反転されて回線７６５からアドレス論理回
路７１２に再送される。回線７６９は一致信号を制御論
理回路７２１に伝送して最初のデータ桁の第１ビツトに
応答しゲートJモV０および７７１から６入力１と“出力
１信号を発生する。アドレス論理回路７１２におけるイ
ンバーター７６２の出力部に記憶されているＳ２時のデ
ータ語の第３桁は回線７７２を介して入力レジスター選
択装置７０８と、回線７７３を介して出力レジスター選
択回路７０９とに伝送される。

回線７７３ば入力ゝの場合も６出力１の場合も作動する
が、６出力”ないしは右シフトの時だけ出力選択制御回
路７８２Ａに信号が送出される。ゲートJモV５は２進の
″１５”で示される１全クリアー”符号かあるいば全ク
リア”命令を表わす出力ＰＬＡ７Ｏ９に対する違法条件
（１０−レジスターだけがチツプ上に存在する場合）で
ある。入力機能が要求されている時、レジスターに次の
データが入力されることを示すため入力レジスター選択
装置７０８に回線７７２を通じて第２桁目が伝送される
。

マトリツクスJモV４はプログラム可能な論理アレイで、
回線７１０を介して特定のレジスターを独特の方法で駆
動させるため特定のＢＣＤ形式の第２桁目を解読するも
のである。回線７７４はゲートJモV４にＢＣＤの１５す
なわち１１１１符号を供給するためにアドレス論理回路
７１２の論理装置７６４から回線７６６を経て与えられ
る６全クリア１命令に応答する。符号“１５１の時ゲー
トJモV５は回線７７６を介して出力レジスター選択装置
７０９に命令を与えチツプ上の全１０レジスターに６全
クリアー１を実行する上で必要な右シフトを行なわせる
。この６クリアー７動作は実際にはＳＡＭ７ＯＯの記憶
素子にＯを書込み次いで各レジスターを１ビツト右にシ
フトすることによつて達成される。前記参照の米国特許
第３，８５１，３３１号に述べてあるように、データは
偽の論理値としてＳＡＭ記憶素子に書込まれ（あるいは
偽の論理値として読出され）続いて真の論理値として再
読出しされるように右シフトによつて反転される。した
がつて全１がクリアー機能として書込まれ次に右シフト
が行なわれると、ゼロが各ＳＡＭに供給されクリアー機
能が達成される。右シフト遅延回路７・２４の命令ＲＳ
ＤによつてゲートJモV４が動作する場合だけ、回線７７
６を通じて出力レジスタ―選択装置７０９に０全クリア
ー右シフト７を実行させることができる。前述したよう
に１０−レジスター・チツプに入力されたデータはビツ
トＳｌ５でタイミングの混乱をさけるため自動的に右に
シフトされる。また制御論理回路７２１はデータ・チツ
プからの１レジスターからＩ／０″命令を実行した直後
に作動する。もしＳｌ４の時に、ＣＯＮＢ入力の１に一
致するフラグＡ命令があつてフラグＡ入力に現われるフ
ラグがＳ信号と時間的に一致するためデータ・チツプが
０非アイドル７状態にある場合、１０−レジスター・チ
ツプはアドレスされていることが分る。ＦｈＩｌ御論理
回路７２１におけるゲートJモV５はＳ，４の時にタイミ
ング・マトリツクス７０２で発生する６プログラム可能
なフラグ゛に応答する。タイミング・マトリツクス７０
２は特開昭５０−１１５５８号に記述してあるデータ・
チツプのマトリツクス２８０および３１０と同様のプツ
シユ・プルマトリツクスである。タイミング・マトリツ
クス７０２で作られるプログラム可能なフラグは次に続
くＳｌ４信号までＶＤＤに接続されている時Ｓｌ５φ，
まで一時接地することによつてＳｌ４φ１に発生される
。限界検出回路７７６（ＥｄｇｅｄｅｔｅｃｔＯｒ）は
フラグＡ，ＣＯＮＢおよびプログラム可能なフラグ条件
に応答し、この時のゲートJカモVはフラグＡとプログラ
ム可能なフラグとは無関係にＣＯＮＢに応答してりセツ
ト信号を発生する。

りセツト信号はＳ信号と一致してレジスター７００を駆
動する状態計数器７０１に接続されている。りセツト信
号は状態計数器７０１によつて作られるＳ信号がデータ
・チツプのＳ信号と同期するように状態計数器に同期し
て供給される。限界検出器７７６はフラグとＣＯＮＢと
が一致してＳｌ４のタイミングの時ゲートJモV８の出力
に応答し次いでラツチ回路７７９をセツトさせ、さらに
その出力はアドレス論理回路７１２にアドレス語を読込
ますためゲート７８０に接続され回線７５８にゲート信
号を送出する。

さらにラツチJモV９の出力は前記したように６出力゛お
よび６入力”信号を供給するため遅延装置７８１Ａに接
続されている。

ＳＯφ，の時、ラツチJモV９の出力はゲート７８２Ｂを
作動させその後１４番目のＳつまりＳｌ４φ２の時、ゲ
ート７８２Ｂの反転出力は１入力１信号を供給するため
アドレス語の第１桁目の第１ビツトを示すインバーター
７６３の出力とともにゲートJモV０に接続される。Ｓｌ
４φ２の時、ゲート７８２の出力は“出力７信号を供給
するため回線７２３を通じてゲートJモV１を作動させる
。その出力信号は出力レジスター選択装置７０９用の制
御回路７８２に接続されている。またこの“出力０信号
はＩ／０端子１〜８を通じて特定のレジスターの内容を
データ・チツプに選択的に送出する出力バツフアー７０
７をゲートするための遅延装置７８３にも接続されてい
る。前述したようにゲートJモV０に生ずる６入力゛信号
は前に説明した第３の命令セツト中のＳ，４φ１時に作
られ、その時データ・チツプは論理ゲートJモV８に入る
フラグＡビツトをゼロにする。ＳＯφ１の時にゲート７
８１の反転出力として発生する入力信号は第４の命令セ
ツト中レジスターに入れるためデータ・チツプから同時
にデータ伝送を開始する。入力信号はＳ。φ２の時にデ
ータ語あるいは特定レジスター選択装置の第２桁目をゲ
ート７８３で入力レジスター選択装置７０８に読込ます
ためゲート７８２に接続されている。また入力信号はＳ
ｌ５φ１の時右シフト遅延回路７２４も作動させるがそ
の時人力信号はＲＳ（右シフト）信号を作るため反転さ
れてゲート７８３に接続される。またゲート７８３はＳ
ｌ４φ，の時７８４を介して反転されゲート７８３でゲ
ートされる１のＳ信号の間Ｓｌ３φ２の時１を供給する
タイミング・マトリツクス７０２にも応答する。

したがつて右シフト信号はＳｌ５φ１で６入力１機能が
要求されていることを示すＤＤまたは論理値６０″の入
力信号時発生する。

回線７４５での右シフト遅延信号はＳ。の時１Ｓ信号の
遅れとなる。右シフト遅延信号は入力レジスター選択装
置７０８のゲート７８２に接続されさらにＢ信号を作る
タイミング回路７８５およびＡ信号を作る回路７８６に
それぞれ接続される。また右シフト遅延信号は前述した
ように右シフト中循環を中断する選択ゲート７０３にも
接続されている。また右シフト遅延回路７２４に示した
ように遅延装置７８７はタイミング・マトリツクス７０
２からのＳ，４に応答しＳｌ５φ１信号をゲート７８８
の出力から供給する。

すなわち右シフト遅延信号は本質的Ｓ。

の入力信号１命令周期遅らせ、特定の選択されたレジス
ターだけを作動させるためにアドレス論理回路７１２で
制御される入力レジスター選択装置を作動させる。全デ
ータ・ビツトＯ〜１４が回線７０５を介して特定のレジ
スターに読込まれた後、次の命令周期でビツト０〜１４
はＳｌ４が右シフトされた後に空記憶素子に読込まれる
べきＳｌ５ビツトを残して右にシフトされる。この自動
的な右シフトは右シフト遅延回路７２４で作られる右シ
フト信号によつて行なわれる。（正確には右シフト信号
は回路７８２を制御するために反転され供給される）。
すなわち右シフト信号はＳ。φ１で自動右シフトを行な
う回線７５６に接続されている。さてデータ・ビツトＯ
〜１４が特定のレジスターに入れられる第４の命令を実
行している間、右シフト遅延信号から回路７８６によつ
て発生されるＡ信号は回線７４０を介し／０端子１〜８
からゼロ遅延でデータを入力させる。論理装置７２５は
１０−レジスター・チツプ中のＳＡＭレジスターのうち
特定の記憶素子に真のデータを入力するためＳ。−Ｓｌ
４桁を通過させる。次いで右シフトを行ないデータは読
出されて反転され、６偽１のデータとして記憶される。
右シフト遅延信号はゲート７８９を作動してＡ信号を発
生し、ゲート論理装置７２５は最初の１５ビツトを遅延
させずに回線７０５を経由して特定のＳＡＭ記憶素子に
読込むよう、回線７４０を介して最初のデータ１５ビツ
トを入力させる。しかしＡ信号は１６桁目のＳｌ５ビツ
トのため論理値０に変わりまたＢ信号は論理値１に変わ
る。信号Ａが論理値０に変わると、論理装置７２５は０
Ｒゲート入力を介してデータだけを受付け、Ａ信号が論
理値１に変わつた時次の命令周期でＳｌ５番目のビツト
が読込まれる。これは自動右シフトのための実行時間を
定め、１５番目のデータ・ビツト用に記憶素子を用意す
る。続く命令周期のＳｌ５で１６番目のビツトがＳＡＭ
レジスター７００の最後の記憶素子で反転された後人力
される。出力回路 制御語の第１桁目の第１ビツトが出力機能を表わすゼロ
の時、６出力１信号はゲートJモV１に現われ制御回路７
８２Ａに供給される。

データ語の第２桁目は回線７７３を経てゲートJモV４に
よりレジスターから出力させる出力レジスター選択装置
７０９に指示を与えるため制御回路７８２Ａにも供給さ
れる。右シフト遅延信号は２番目のデータ桁がＳ。の時
出力選択装置ＰＬＡでゲートされるようゲートJモV４に
供給される。また右シフトならびに６出力１信号は必要
な時にだけＰＬＡ７Ｏ９に選択的に給電を行なう電力節
約回路７９０にも接続されている。このような給電はφ
１における出力動作時か、φ，における右シフト機能実
行中にだけ行なわれる。１０−レジスター記憶素子のデ
ータは循環しており動作周期の最中は右シフトあるいは
出力が行なわれないので、出力解読器はＶ。

Ｏによつて連接的に動作が行なわれる必要がなく電力消
費を減らすことができる。ＲＳおよび゛出力１信号が各
装置のゲートを正しくバイアスすることによつてＰＬＡ
に選択的に給電を行なう。さらにＲＳおよび１出力１信
号はＰＬＡの選択された回線を１周期の後再書込みによ
つて確実に論理値１にもどすためゲート７９３を作動さ
せる。この特徴は大きな電力節約を果し、各種解読器あ
るいはＰＬＡはもちろんここに記述した計算器装置にも
容易に応用できる。ＰＬＡアレイの基本動作および構造
については１９７２年１１月１４日に特許になつた米国
特許第３，７０２，９８５号ＴｔＭＯＳ″Ｔｒａｎｓｉ
ｓｔＯｒＩｎｔｅｇｒａｔｅｄＭａ一Ｔｒｉｘ″の中に
詳述してある。出力レジスター選択装置７０９は回線７
７３上のデータを解読し、回線７１１上の適切なレジス
ターを選択してアドレスする。

そのレジスターの内容が前述したように回線７０６を経
て出力されてしまつた後、その出力データは出力バツフ
アー７０７に入つてゲートされる。ゲート装置７９１は
Ｐ，位相のタイミング周期中に出力回線７０６を前もつ
てプリチヤージさせるプリチヤージ装置である。出力バ
ツフアー７０７は出力データを３つの状態をもつ出力バ
ツフア一に入力させる遅延装置７８３に供給される“出
力７信号で作動する。

すなわちこの出力バツフア一は１の状態、０の状態およ
び非作動または６無関係１状態の３つの状態がある。こ
の出力語はバツフアー７９２を介して１／０１〜８端子
に伝送される。出力命令の最中は信号Ａ．（５Ｂは動作
されずそのため出力語は回線７４０への入力として伝送
されることなく、データ・チツプに再送出されるだけで
ある。かくして本発明ではこれまでデータ記憶容量に制
約のあつた拡張可能な計算機装置にデータ・レジスター
を増設できることが明白になつた。

本発明の特殊な１０−レジスター・チツプは適切な出力
時ないしはＲＳ周期中にだけ出力ＰＬＡを作動させる電
力節約回路、データ・チツプに対して目立つた時間的遅
延もなくレジスターをアクセスし呼び出させるように同
期したアドレス装置、タイミングの問題とは無関係に確
実な動作を保証するため最後の記憶素子にデータ語の最
後のビツトを順々に挿入して記憶素子にデータを自動的
に右シフトすることを特徴としている。さらに１０レジ
スター・チツプはデータおよびアドレス語を入出力する
ためのわずか４端子と、データ・チツプからフラグ・デ
ータを受取るに必要なわずか２つの付加端子からなる最
少数の端子だけでアドレスが行なわれる。本発明によつ
て得られる別の特徴として各個々のチツプを表わすため
に符号化した数字が接続され、１つのレジスター装置に
は１６チツプが使用され、またこの装置のチツプ呼び出
し容量を倍にするためオプシヨンとしてハード接続され
ている第５桁目を使用している。

本発明の１０レジスターによつて得られる別の特徴とし
て従来のシフトレジスターの代りに順次アドレスされる
記憶装置を使用しており、電力消費の点においてもチツ
プ・レジスター／記憶装置の機能を実行するため利用す
るチツプの大きさの点でも経済的な記憶装置である。

１０レジスター・チツプによつて得られる特徴として（
１）装置の１０−レジスター・チツプを全部か、（２）
装置の１０−レジスター・チツプを選択してか、あるい
は（３）選択されたチツプ中の選択されたレジスターだ
け、のいずれかを選んでクリアーさせることができる。

以上本発明の特定の実例として拡張可能な２チツプ計算
機と組合せる特定の１０レジスター・チツプに関して述
べてきたが、本発明の範囲から逸脱しない範囲内でこの
特定の実施例に対する各種の変形のあることは当技術関
係者には明白であろう。

【図面の簡単な説明】

第１図は本発明による外部接続の１０−レジスター・チ
ツプを特徴とする拡張可能な計算機装置の簡単なプロツ
ク構成図であり、第２図は本発明の１０−レジスター・
チツプの一実施例を示す簡単なプロツク構成図であり、
第３図は本発明の１０−レジスター・チツプをアドレス
するために使用される４ビツト／１６桁の命令語を図示
したものであり、第４図は第４ａ図〜第４ｐ図の相互接
続を示す配置図であり、第４ａ図〜第４ｐ図は１０−レ
ジスター・チツプの好み実施例を示す部分的詳細構成図
である。 ５・・・・・・データ・チツプ、６・・・・・・ＲＯＭ
チツプ、７・・・・・・ＲＯＭレジスター・チツプ、８
・・・・・・１０−レジスター・チツプ、９・・・・・
・プリンター・チツプ、１０・・・・・・プログラム・
チツプ、１１・・・・・・プリンター、１２・・・・・
・桁駆動装置、１３・・・・・・セグメント駆動装置、
１４・・・・・・セグメント解読器、７０１・・・・・
・状態計数器、７０２・・・・・・タイミング・マトリ
ツクス、７０３，７０４・・・・・・選択ゲート、７０
７・・・・・・／Ｏバツフア一 ７０８．・・・・・・
入力レジスター選択解読器、７０９・・・・・・出力選
択解読器、７１２・・・・・・アドレス論理回路、７１
７・・・・・・チツプ選択論理回路、７２１・・・・・
・制御論理回路、 ７２４・・・・・・ＲＳ （右シフト）遅延回路。

Claims (1)

1. 【特許請求の範囲】 １ データおよび機能を入力する入力装置と、符号化さ
   れた情報の多桁データ語を複数個記憶するための第１の
   複数個のデータロケーションをもつ第１のアドレス可能
   なデータメモリと、電子計算システムの動作を制御する
   ための複数個のプログラム命令を記憶する記憶装置と、
   前記プログラム命令を受けそれから前記システムのため
   の制御を発生するため命令語バス装置を介して前記記憶
   装置に結合された制御装置と、前記多桁データ語につい
   て演算および論理操作を行なうため前記制御装置および
   前記第１のデータメモリに結合された演算論理装置と、
   前記電子計算システムにより行なわれた計算結果を出力
   するため出力バスを介して前記第１のデータメモリに結
   合された出力装置と、同期信号を供給する装置と、符号
   化された情報の多桁データ語を複数個記憶するための第
   ２の複数個のデータロケーションをもつ第２のアドレス
   可能なデータメモリと、前記第２のデータメモリをアド
   レスするための選択装置と、前記システムが前記演算論
   理装置と前記第２のアドレス可能なデータメモリとの間
   のデータのやりとりのための動作モードにあるかどうか
   についての電気的表示を与える表示装置と、前記選択装
   置に結合され前記電気的な表示および前記同期信号に応
   答する制御論理装置と、前記第１のデータメモリを前記
   第２のデータメモリに結合するように配置された並列デ
   ータバス装置とを有する前記電子計算システムにおける
   、前記第２の複数個のデータロケーシヨンをアドレスす
   る方法であつて、前記第２のデータメモリが前記データ
   バス装置上の第１の多桁データ語を受け入れるように前
   記第２のデータメモリを条件づけするために前記表示装
   置から前記制御論理装置へ前記電気的な表示と前記同期
   信号とを送ることと、前記第１のデータメモリから前記
   第２のデータメモリへ前記データバス装置上の前記第１
   の多桁データ語を送ることと、前記第１のデータ語の第
   １の予め定められた部分から前記第２のデータメモリ内
   のアドレスを選択することと、前記第１のデータ語の第
   ２の予め定められた部分により定められた入力あるいは
   出力機能に合わせて前記第２のデータメモリの準備を整
   えることと、順次送られる多桁データ語を前記第２のデ
   ータメモリが記憶できるようにするため前記制御論理装
   置から前記選択装置へ作動信号を加えること、とを有す
   る、前記アドレス方法。 ２ 複数個の半導体チップに実装された形式の電子計算
   システムであつて、符号化された情報の多桁データ語を
   複数個デジット−シリアル・フォーマットで記憶するた
   めの複数個の個別のデータレジスターと、低い桁から高
   い桁に向つて１度に１桁づつ前記個別のデータレジスタ
   ーを順次アドレスするためのタイミング信号を発生する
   主タイミング装置と、計算機モード表示およびアドレス
   表示に関する状態情報を与えるためのフラグ出力装置と
   、前記個別のデータレジスターへあるいはそれらのデー
   タレジスターから前記多桁データ語を送るためのデータ
   入出力装置と、少なくとも１個のデータレジスターチッ
   プとを有していて、前記データレジスターチップが、前
   記多桁データ語用の記憶容量を増大させるための複数個
   の補助レジスターと、第１および第２の動作信号と同期
   信号とを発生するため前記フラグ出力装置からの状態情
   報に応答する制御論理装置と、前記個別のデータレジス
   ターから送られた多桁データ語と、入出力動作指令部分
   および前記複数個の補助レジスターのうちのアドレスす
   べき特定のレジスターを選択するためのレジスター選択
   部分を備える第１のデータ語と、その特定のレジスター
   に記憶されるべきデータを含む第２のデータ語と、を記
   憶するため前記データ入出力装置に結合されたアドレス
   記憶装置と、前記アドレス記憶装置に作動的に接続され
   前記個別のデータレジスターのうちの特定のものを選択
   するため前記第１のデータ語に応答し、また前記制御論
   理装置に作動的に接続され前記第２のデータ語を前記レ
   ジスターに入力するために前記第１の動作信号に応答し
   、かつ前記特定のレジスターに記憶されたデータを出力
   するために前記第２の動作信号に応答する選択装置と、
   前記制御論理装置からの前記同期信号に応答して前記主
   タイミング装置の前記タイミング信号に対応したレジス
   タータイミング信号を供給し、それらのレジスタータイ
   ミング信号に対応して補助レジスターをアドレスするた
   めのタイミングを制御するレジスタータイミング装置と
   、前記複数個の補助レジスターのうちの選ばれた１つへ
   またはその選ばれた１つのレジスターからデータを送る
   ため前記データ入出力装置に接続されたデータルート指
   定装置と、を含んでいる、前記電子計算システム。