JPS59201529A - 加算器カウンタの計数方法 - Google Patents
加算器カウンタの計数方法Info
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- JPS59201529A JPS59201529A JP7650383A JP7650383A JPS59201529A JP S59201529 A JPS59201529 A JP S59201529A JP 7650383 A JP7650383 A JP 7650383A JP 7650383 A JP7650383 A JP 7650383A JP S59201529 A JPS59201529 A JP S59201529A
- Authority
- JP
- Japan
- Prior art keywords
- count
- adder
- binary number
- input
- carry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は加Ｕ器を使用するカウンタのカウント終了検出
のための計数方法に関する。
のための計数方法に関する。
（ｂ） 技術のｋＪ′景
穎、子削徐４ダＳ、内でカウンター論理演算や算術演算
をはじめ広くパル２４８号の止１算に用いられている０
カウンタに一連続して入力するノくルス信号をフ１）ツ
ブフロッグ回路を用いてｉび副計数する方法もあるが、
近年＜室、子計算機内の各ユニットで広く用いられてい
る加算器がＩＣ或はＬＳＩ化して汎ハ４化し容易に入手
できるようになり、また冒速なカウントができるため該
加／ｌ！−器を利用するカウンタが多く用いられるよう
になった。本発明は成力り器を使用するカウンタの計Ｃ
方法の教官に１男するものである。
をはじめ広くパル２４８号の止１算に用いられている０
カウンタに一連続して入力するノくルス信号をフ１）ツ
ブフロッグ回路を用いてｉび副計数する方法もあるが、
近年＜室、子計算機内の各ユニットで広く用いられてい
る加算器がＩＣ或はＬＳＩ化して汎ハ４化し容易に入手
できるようになり、また冒速なカウントができるため該
加／ｌ！−器を利用するカウンタが多く用いられるよう
になった。本発明は成力り器を使用するカウンタの計Ｃ
方法の教官に１男するものである。
一般に２進数値法によるｉ、ｊ、奉加話、器は第１図（
ａ）の１に示すごとく入力１ｋｆｔａｌｌ及び１−２に
加ｆ１及び彼加算のある桁（以下ビン） （ｎｉとする
）のビット桁上げビット数値（桁上げあシのち合１１な
しの場合０）が入力する。上述の各人力ｄ加紮回玲１−
３で加算され加算１釆にハ”１力端１−５しこビット（
ｎ）の数値（０又は１）が出力しレジスフ４にレジスト
され、１桁上位のピノｈｃｎ−１，）への桁上けがあれ
ば出力端１−６に出力する。上述のごとく基本加算器１
けレジスタ２のデータＡ及びレジスタ３のデータＢのビ
ットｎの加算であるが、該データＡ及びＢを高速に加算
するには該データＡ及びＢが４桁（４ピント）の窄１合
を例にすると第１図（ｂ）のごとく上述の基本加讃器１
を各桁ごとに並列に接ｉ＝、＋シかつ桁上げはキャリイ
・ルック・アヘッド回路４０を几いたキャリイ・ルック
・アヘッド方式によ多桁上けする並列接続加□□□器５
を用いる。
ａ）の１に示すごとく入力１ｋｆｔａｌｌ及び１−２に
加ｆ１及び彼加算のある桁（以下ビン） （ｎｉとする
）のビット桁上げビット数値（桁上げあシのち合１１な
しの場合０）が入力する。上述の各人力ｄ加紮回玲１−
３で加算され加算１釆にハ”１力端１−５しこビット（
ｎ）の数値（０又は１）が出力しレジスフ４にレジスト
され、１桁上位のピノｈｃｎ−１，）への桁上けがあれ
ば出力端１−６に出力する。上述のごとく基本加算器１
けレジスタ２のデータＡ及びレジスタ３のデータＢのビ
ットｎの加算であるが、該データＡ及びＢを高速に加算
するには該データＡ及びＢが４桁（４ピント）の窄１合
を例にすると第１図（ｂ）のごとく上述の基本加讃器１
を各桁ごとに並列に接ｉ＝、＋シかつ桁上げはキャリイ
・ルック・アヘッド回路４０を几いたキャリイ・ルック
・アヘッド方式によ多桁上けする並列接続加□□□器５
を用いる。
第１図（ｂ）に於て００，１０，２０．３０に加諾゛器
ｌと同じ概欣１の各桁に対する加算器を示し、ＡＯ，Ａ
Ｉ・・・・・・、Ａ３ＵデータＡの各桁からの入力を示
し、ＢＯ。
ｌと同じ概欣１の各桁に対する加算器を示し、ＡＯ，Ａ
Ｉ・・・・・・、Ａ３ＵデータＡの各桁からの入力を示
し、ＢＯ。
Ｂ１．・・・・・・、Ｂ３ＨデータＢの各桁からの入力
を示し、ＣＩは下位の桁からの不１．上げ入力を示し、
上述の各入力の加埒結−１：ＪｓＯ，Ｓｌ、・・・・・
・、Ｓ３に各桁の出力を示し、ＣＯに上位の桁への出力
を示す。
を示し、ＣＩは下位の桁からの不１．上げ入力を示し、
上述の各入力の加埒結−１：ＪｓＯ，Ｓｌ、・・・・・
・、Ｓ３に各桁の出力を示し、ＣＯに上位の桁への出力
を示す。
不発明は上述のごときキャリイ・ルック・アヘッド方式
による並列接続の加シー器を応用した加算器カウンタに
関する。
による並列接続の加シー器を応用した加算器カウンタに
関する。
（Ｃ） 従来技術と問題点
桁上げにキャリイ・ルック・アヘッド方式（（よる並列
接続の力１算器を応ル１シフた貨）：つの加算器カウン
タの系続Ｆイ１を輿２図に示シフ、動作散開を下記の衷
１にそれぞれカウント数が４ビツトのＪ′：、合を例に
とって行う。
接続の力１算器を応ル１シフた貨）：つの加算器カウン
タの系続Ｆイ１を輿２図に示シフ、動作散開を下記の衷
１にそれぞれカウント数が４ビツトのＪ′：、合を例に
とって行う。
表１
計数初期値が４ビツトであるので第２図に示すごとくキ
ャリイ・ルック・アヘッド方式によりｆｆｉ上げする並
列接続の加算器１０は４個の基本加算器ＬＯ，，Ｌｌ、
・・・・・、Ｂ３と１個のキャリイリレック・アヘッド
回路９より欣る。該加算器１０の入出力端の機能は泳１
図（ｂ）と同様である。但しＢＯ，Ｂｌ、・・・−、Ｂ
３の各入力にｉ’ｊ：ＧＯＯとＧＯ１ｉＧ１０トＧ１
１． Ｇ２０とＧ２１．Ｇ３０と０３１の２イｂ１ずつ
のゲートがそれぞれ部列に付加され、各桁の加算出力Ｓ
Ｏ、Ｓ 七・曲、Ｓ３けそれぞれレジスタＲＯ、Ｒｉ
、−−−−・）Ｒ３に接続され、該各レジスタの出力は
カウント終了検出信号７を出力するカウント終了検出回
路６に入力すると同時に各相のゲートＧ０１．Ｇｌｌ、
Ｇ２１及びＧ３１にも接続される。第２図に示す加算器
カウンタの動作を第２図と関連づけて表１にて以下鶴ｉ
明する。
ャリイ・ルック・アヘッド方式によりｆｆｉ上げする並
列接続の加算器１０は４個の基本加算器ＬＯ，，Ｌｌ、
・・・・・、Ｂ３と１個のキャリイリレック・アヘッド
回路９より欣る。該加算器１０の入出力端の機能は泳１
図（ｂ）と同様である。但しＢＯ，Ｂｌ、・・・−、Ｂ
３の各入力にｉ’ｊ：ＧＯＯとＧＯ１ｉＧ１０トＧ１
１． Ｇ２０とＧ２１．Ｇ３０と０３１の２イｂ１ずつ
のゲートがそれぞれ部列に付加され、各桁の加算出力Ｓ
Ｏ、Ｓ 七・曲、Ｓ３けそれぞれレジスタＲＯ、Ｒｉ
、−−−−・）Ｒ３に接続され、該各レジスタの出力は
カウント終了検出信号７を出力するカウント終了検出回
路６に入力すると同時に各相のゲートＧ０１．Ｇｌｌ、
Ｇ２１及びＧ３１にも接続される。第２図に示す加算器
カウンタの動作を第２図と関連づけて表１にて以下鶴ｉ
明する。
加算器カウンタハ最初にカウントすべきカウント総数（
２，進数〕を該加算器カウンタに与え、クロックパルス
によるｙカウントごとに該総数より］ビットずつ減算し
、該総数が０ビツトになることを検出してカウントする
ものであり、該カウント総数を計数初期値と呼ぶ。従来
技術による加算２乞カウンタは上述の加算器カウンタの
１旨に忠実に従い、以下のごとく動作する。
２，進数〕を該加算器カウンタに与え、クロックパルス
によるｙカウントごとに該総数より］ビットずつ減算し
、該総数が０ビツトになることを検出してカウントする
ものであり、該カウント総数を計数初期値と呼ぶ。従来
技術による加算２乞カウンタは上述の加算器カウンタの
１旨に忠実に従い、以下のごとく動作する。
加勢器カウンタへの計数初期値に、初回のカウント（以
下カウント１とし第２回、第３回・・・・・のカウント
をカウント１１カウント２・・・・・・とする）時に１
回限りゲートＧ００．ＧＩＯ，Ｇ２０及びＧ３０を経て
各加算回路の入力端ＢＯ，Ｂｌ、Ｂ２及びＢ３にそれぞ
れのビットに対応して入力される。該カウントｌの状況
を計数初ル」値を２進？１１１１ （１０進数の１５に
相当）としたぢ１合を例にと９表１のカウント１のＢ−
加算の欄に示す。
下カウント１とし第２回、第３回・・・・・のカウント
をカウント１１カウント２・・・・・・とする）時に１
回限りゲートＧ００．ＧＩＯ，Ｇ２０及びＧ３０を経て
各加算回路の入力端ＢＯ，Ｂｌ、Ｂ２及びＢ３にそれぞ
れのビットに対応して入力される。該カウントｌの状況
を計数初ル」値を２進？１１１１ （１０進数の１５に
相当）としたぢ１合を例にと９表１のカウント１のＢ−
加算の欄に示す。
カウント２以向ではケートＧＯＯ，ｃｉｏ、ｃｚｏ及び
Ｇ３．０は閉じその代りゲートＧＯＩ、Ｇｌｌ、Ｇ２１
及びＧ３１がｈきＬＯ，Ｌｌ、Ｒ２及びＢ３の各加算回
路のカウントごとの加賀、結果（ＳＩＪＭ）がそれぞれ
レジスタＲＯ，Ｒ１，Ｒ２及びＲ３を経て次のカウント
時にＢＯ，Ｂｌ、Ｂ２及びＢ３に入力する。この状況を
表Ｊのカウント２以阿のＢ−加算器に示す。
Ｇ３．０は閉じその代りゲートＧＯＩ、Ｇｌｌ、Ｇ２１
及びＧ３１がｈきＬＯ，Ｌｌ、Ｒ２及びＢ３の各加算回
路のカウントごとの加賀、結果（ＳＩＪＭ）がそれぞれ
レジスタＲＯ，Ｒ１，Ｒ２及びＲ３を経て次のカウント
時にＢＯ，Ｂｌ、Ｂ２及びＢ３に入力する。この状況を
表Ｊのカウント２以阿のＢ−加算器に示す。
谷加遭二回路の入力端Ａ、Ｏ、Ａｌ 、 Ａ２及びＡ３
には初回を含めカウントごとに２進数１１１１を固定し
てそれぞれの桁に対応して入力さぜ、加算の結果★シ上
位の桁上けとして加算回路ＬＯの桁上は出力端ＣＯに出
力する１をυ１−１放するため、２進数１００００（１
０進数の１６に相当）を減算することになり、以上の結
果カウントごとに１ずつ減算することに軸歯する。この
状況を表１の各カウントのＡ−加昇及びＣ〇−加算の椙
；に示す。Ｃ〇−加算の欄にて０で２進級を示すのに、
論理釣力減算を示すためである。
には初回を含めカウントごとに２進数１１１１を固定し
てそれぞれの桁に対応して入力さぜ、加算の結果★シ上
位の桁上けとして加算回路ＬＯの桁上は出力端ＣＯに出
力する１をυ１−１放するため、２進数１００００（１
０進数の１６に相当）を減算することになり、以上の結
果カウントごとに１ずつ減算することに軸歯する。この
状況を表１の各カウントのＡ−加昇及びＣ〇−加算の椙
；に示す。Ｃ〇−加算の欄にて０で２進級を示すのに、
論理釣力減算を示すためである。
最下位４ｒ＋の加算回路Ｌ３の桁上げ入力端ＣＩには毎
カウント時Ｏを固定的に入力させる。この状況を表１の
各カウントのＣＩ−加算の槽に７ｆす０上述の力「李、
の結果計数初期値１１１１に対し毎カウントの加算結果
げ加塀の各機のＳＵＭが示す値となり、該計数初期飴か
すべて完了するとＳＵＮが００００になる。毎カウント
時のＳ Ｕ Ｍ Ｖ；Ｊ、’ Ｊ−次カウント終了朴出
口路６に送られるかカウント終了検出はカウント１４で
のＳＵＭが０（ＪＯＩになった−に動作し、カウント１
５か完了する同じタイミングにカウント糾−了杉く出信
号７を透出プるよう図られている。この理由はカウント
魅了伯−号を少しでも高速に送出するためである。上述
の状況を表］のカウント］４及びカウント１５の価渚（
ｉば・に点糺を以て示す。
カウント時Ｏを固定的に入力させる。この状況を表１の
各カウントのＣＩ−加算の槽に７ｆす０上述の力「李、
の結果計数初期値１１１１に対し毎カウントの加算結果
げ加塀の各機のＳＵＭが示す値となり、該計数初期飴か
すべて完了するとＳＵＮが００００になる。毎カウント
時のＳ Ｕ Ｍ Ｖ；Ｊ、’ Ｊ−次カウント終了朴出
口路６に送られるかカウント終了検出はカウント１４で
のＳＵＭが０（ＪＯＩになった−に動作し、カウント１
５か完了する同じタイミングにカウント糾−了杉く出信
号７を透出プるよう図られている。この理由はカウント
魅了伯−号を少しでも高速に送出するためである。上述
の状況を表］のカウント］４及びカウント１５の価渚（
ｉば・に点糺を以て示す。
上述の１１と米技術によると各レジスタのファン・アウ
トが多くかつカラン１終了（ω出回路６を敗りてカウン
ト結了の検出をするためカランＢ＜了検出イ旨号の送出
に時ｉＭ」を女しカウントの高速佃−に問題点がある。
トが多くかつカラン１終了（ω出回路６を敗りてカウン
ト結了の検出をするためカランＢ＜了検出イ旨号の送出
に時ｉＭ」を女しカウントの高速佃−に問題点がある。
また、カウント終了４大出回路６をイづ加するためにコ
ストアップになるとＮ１に部品微か多いために信頼度が
低下するという間嗣点もある。
ストアップになるとＮ１に部品微か多いために信頼度が
低下するという間嗣点もある。
（ｄ） 発明の目的
本発明の目的は上述の従来技術の問題点に鑑み、加算器
カウンタ入力信号を改良し、カウントの高速化、構成回
珀の簡素化、（れに伴い製造原価の低減、信牙貝件の同
上を図るにある。
カウンタ入力信号を改良し、カウントの高速化、構成回
珀の簡素化、（れに伴い製造原価の低減、信牙貝件の同
上を図るにある。
（ｅ） 発明の術取
２進数値をカウントしキャリイ・ルック・アヘッド方式
により桁上けする１列接続の加算器を用いてカウントご
とに計数初期値より１ずつ減算して計数値がＯになるこ
とでカウント終了を検出する加算器カウンタに於て、初
回のカウントにて該計数初期値より、２途数１０を減算
し次回のカウント以降はカウントごとに１ずつ減算し該
減算の結果ｈｙ、上位桁の桁上げビットが１から０にな
ることでカウント終了を検出することを％徴とする加算
器カウンタの割数方法を発明し、該発明によシ従来技術
のカウント終了検出回路が不要となりかつ検出速度が高
速化され上述の発明の目的が達成される。
により桁上けする１列接続の加算器を用いてカウントご
とに計数初期値より１ずつ減算して計数値がＯになるこ
とでカウント終了を検出する加算器カウンタに於て、初
回のカウントにて該計数初期値より、２途数１０を減算
し次回のカウント以降はカウントごとに１ずつ減算し該
減算の結果ｈｙ、上位桁の桁上げビットが１から０にな
ることでカウント終了を検出することを％徴とする加算
器カウンタの割数方法を発明し、該発明によシ従来技術
のカウント終了検出回路が不要となりかつ検出速度が高
速化され上述の発明の目的が達成される。
（ｆｌ 発明の実施例
本発明の実施例につき従来枝棒ｉと１２Ｉｉ祿に４ビツ
トの計数呟を例にして汗、３図に系統図１を外し、松２
にて動作を説明する。本発明は加負器カウンタの入出力
信号を改良する＝＋ｘｔ！方法にｌ＝’Ｘｉするもので
あるので即３図、及び表２に使用する符号及び箱機能は
従来技術と同じであるため１社する説明は省略する。
トの計数呟を例にして汗、３図に系統図１を外し、松２
にて動作を説明する。本発明は加負器カウンタの入出力
信号を改良する＝＋ｘｔ！方法にｌ＝’Ｘｉするもので
あるので即３図、及び表２に使用する符号及び箱機能は
従来技術と同じであるため１社する説明は省略する。
表 ２
木兄ｇＡはキャリイΦルック・アヘッド方式によシ柘上
げする並列接続の加算器を用いるため、加算回路やその
付帯回路の回路構成は従来技術と同様であるが、大きな
相異は従来技術で必要でおったカウント終了検出回路（
第２図の６）を不必要とすることであり、その代り加算
器への入力係号を以下のごとく改良する。
げする並列接続の加算器を用いるため、加算回路やその
付帯回路の回路構成は従来技術と同様であるが、大きな
相異は従来技術で必要でおったカウント終了検出回路（
第２図の６）を不必要とすることであり、その代り加算
器への入力係号を以下のごとく改良する。
第３図に於て、カウントしようとする計数初ル（値を従
来技術にて述べたごとく２進あ、１１１１ （１０進数
の１５に相当）とし、カウント１に限りグー）Ｇｏｏ、
ＧＩＯ，Ｇ２０及びＧ３０を紅て各加算回路ＬＯ，Ｌｌ
、Ｌ２及びＢ３の入力端ＢＯ，Ｂｌ、Ｂ２及びＢ３に入
力する。上述の状況を表２のカラン）１のＢ−加算の欄
に示す。各加算回路の入力端ＡＯ。
来技術にて述べたごとく２進あ、１１１１ （１０進数
の１５に相当）とし、カウント１に限りグー）Ｇｏｏ、
ＧＩＯ，Ｇ２０及びＧ３０を紅て各加算回路ＬＯ，Ｌｌ
、Ｌ２及びＢ３の入力端ＢＯ，Ｂｌ、Ｂ２及びＢ３に入
力する。上述の状況を表２のカラン）１のＢ−加算の欄
に示す。各加算回路の入力端ＡＯ。
ＡＩ、Ａ２及びＡ３には毎カラン） １１７１．、ｉに
固定して２進数１１１０（１０進数の１４に相当）を入
力する。
固定して２進数１１１０（１０進数の１４に相当）を入
力する。
該状況を表２の名カウントのＡ−力１１算の校；に示す
。
。
最下位桁の加算回路Ｌ３の桁上げ入力端ＣＩには、カラ
ン）１に限シ０を入力し、カウント２以降はカウントご
とに１を入力する。この状況を表２のカウント１のＣ１
−加算の仰（０の入力）及びカウント２以降のＣＩ−加
算器（１の入力）に示す。
ン）１に限シ０を入力し、カウント２以降はカウントご
とに１を入力する。この状況を表２のカウント１のＣ１
−加算の仰（０の入力）及びカウント２以降のＣＩ−加
算器（１の入力）に示す。
上述の入力条件でカウント２以降２のカウント１の加算
の欄に示すととくＣＯの和士けを匪放ずれは論理的に２
進数−１００００（１０進数の−１６に相当）を加電し
たことになシカラント１の八−加算器に示す２進数１１
１０（１０進数＋１４に相当）との合計で２進数ｌＯを
減算Ｌ７たことになυカウント１の加算結果Ｓ ＴＪ’
Ｍは２進数１１０１ （１０進数の＋１３に相当）とな
る。
の欄に示すととくＣＯの和士けを匪放ずれは論理的に２
進数−１００００（１０進数の−１６に相当）を加電し
たことになシカラント１の八−加算器に示す２進数１１
１０（１０進数＋１４に相当）との合計で２進数ｌＯを
減算Ｌ７たことになυカウント１の加算結果Ｓ ＴＪ’
Ｍは２進数１１０１ （１０進数の＋１３に相当）とな
る。
カウント２ではカウント１のＳＵＭが各加算器Ｎ （Ｄ
１ｉ シスタを経てグー）ＧＵＩ、Ｇｌｌ、ａ２１及
びＧ３１を通、Ｄ、 ＢＯ，Ｂｌ、Ｂ２及びＢ３の入力
端にそれぞれ入力し、表２のカウント２のＢ−加算１に
示すように加算される。ＣＩにはカウンタ２以降のカウ
ンタごとに１を加算する。その結果上述の２進数１０の
滅ｑ−け１の減算になシ、加算結果ＳＵＭは２進数１１
００（１０進数の＋１２に相当）になる。この状況を表
２のカウント２のＳＵＭ及び備考の本蜘に示す。
１ｉ シスタを経てグー）ＧＵＩ、Ｇｌｌ、ａ２１及
びＧ３１を通、Ｄ、 ＢＯ，Ｂｌ、Ｂ２及びＢ３の入力
端にそれぞれ入力し、表２のカウント２のＢ−加算１に
示すように加算される。ＣＩにはカウンタ２以降のカウ
ンタごとに１を加算する。その結果上述の２進数１０の
滅ｑ−け１の減算になシ、加算結果ＳＵＭは２進数１１
００（１０進数の＋１２に相当）になる。この状況を表
２のカウント２のＳＵＭ及び備考の本蜘に示す。
上述のカウント２の加算をカウント３．カウント４と進
めて行くと、カウント１で１回だけ２進数１０を減Ｊ−
Ｌカウント２以降のカウントで１ずつ減算するため溪終
カウントのひとつ前のカウントでＳＵＭは２進数ｏｏｏ
ｏになる。表２ではカウント１４に相当しＳＴＪＭが０
０００になっていることを示している。したがって、最
終カウント（表２のカウント１５）ではＳＵＭｒｊアン
ダフロを起こし計数初期値に１を加算した（ｉになる。
めて行くと、カウント１で１回だけ２進数１０を減Ｊ−
Ｌカウント２以降のカウントで１ずつ減算するため溪終
カウントのひとつ前のカウントでＳＵＭは２進数ｏｏｏ
ｏになる。表２ではカウント１４に相当しＳＴＪＭが０
０００になっていることを示している。したがって、最
終カウント（表２のカウント１５）ではＳＵＭｒｊアン
ダフロを起こし計数初期値に１を加算した（ｉになる。
この状況は表２のＳＵＭの欄に示されている。すなわち
、該最終カウントでは桁上げが行われずＣＯの出力は０
になる。本発明は上述のＣＯ比出力毎カウント時に１で
らったものが最終カウント時に０になることを利用し、
該Ｏをカウント終了信号８として送出するものである。
、該最終カウントでは桁上げが行われずＣＯの出力は０
になる。本発明は上述のＣＯ比出力毎カウント時に１で
らったものが最終カウント時に０になることを利用し、
該Ｏをカウント終了信号８として送出するものである。
本発明は上述のごと〈従来の加算器カウンタの加算回路
の入力係号を改良することにより従来の加算器カウンタ
のカウント終了検出回路を不必要となし、加算器カウン
タの最上位桁の平１５上は出力が１から０になることで
カウント魅了を検出するものである。
の入力係号を改良することにより従来の加算器カウンタ
のカウント終了検出回路を不必要となし、加算器カウン
タの最上位桁の平１５上は出力が１から０になることで
カウント魅了を検出するものである。
（ｇ） ｙＪ＋、明の効果
本発明は従来からある加算器カウンタの入力係号の数値
と入力のプロセスを改良することで従来の加算器カウン
タでは必要とされたカウント終了検出回路を不ケとする
加シー器カウンタの計数方法に係るもので、木兄１明に
よｐｆ来から発生していたカウント終了抄出回路及び該
回路を加舞゛回路出力仰ｊに角荷してファン・アウトを
増やしているために発生していたカウント終了信号送出
の時間的遅れを取シ除くことかで＠重子計算様全体の計
舞処理の凝速化に極めて大きな効果があり、また回路の
簡素化による製造コストの低減及び運用上の信頼性向上
にも大きな効果がある。
と入力のプロセスを改良することで従来の加算器カウン
タでは必要とされたカウント終了検出回路を不ケとする
加シー器カウンタの計数方法に係るもので、木兄１明に
よｐｆ来から発生していたカウント終了抄出回路及び該
回路を加舞゛回路出力仰ｊに角荷してファン・アウトを
増やしているために発生していたカウント終了信号送出
の時間的遅れを取シ除くことかで＠重子計算様全体の計
舞処理の凝速化に極めて大きな効果があり、また回路の
簡素化による製造コストの低減及び運用上の信頼性向上
にも大きな効果がある。
第１図は堤、子側算器に多く用いられている２進数Ｍを
加算する基本加坑器（ａ）及び該基本加算器（ａ）を並
列ｗｅｒＬキャリイ・ルック・アヘッド方式により桁上
げする加算器（ｂ）のそれぞれ系統図である。 第２図は加安゛器カウンタの従来技術を説明する系統図
であり、第３図は本発明の実施例を系統図で示したもの
である。 竿１ 図 （０−） （１）） 第２因 計・
加算する基本加坑器（ａ）及び該基本加算器（ａ）を並
列ｗｅｒＬキャリイ・ルック・アヘッド方式により桁上
げする加算器（ｂ）のそれぞれ系統図である。 第２図は加安゛器カウンタの従来技術を説明する系統図
であり、第３図は本発明の実施例を系統図で示したもの
である。 竿１ 図 （０−） （１）） 第２因 計・
Claims (1)
- ２進数値をカウントしキャリイ・ルック・アヘッド方式
により桁上げする並列接続の加算器を用いてカウントご
とに引数初期飴よす１ずつ減算して計数値かＯになるこ
とでカウント終了を検出する加算器カウンタに於て、初
回のカウントにて該計数初期値よ！ｌ１２進数１０を減
算し第２回以降のカウントでにカウントごとに１ずつ減
舞、シ該減算の結果ん・上位桁の柘上げビットが１から
０になることでカウント終了を検出することを堝・徴と
する加算器カウンタの割数方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7650383A JPS59201529A (ja) | 1983-04-30 | 1983-04-30 | 加算器カウンタの計数方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7650383A JPS59201529A (ja) | 1983-04-30 | 1983-04-30 | 加算器カウンタの計数方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201529A true JPS59201529A (ja) | 1984-11-15 |
Family
ID=13607035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7650383A Pending JPS59201529A (ja) | 1983-04-30 | 1983-04-30 | 加算器カウンタの計数方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201529A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2695773A1 (fr) * | 1992-09-11 | 1994-03-18 | Thomson Csf | Circuit de comptage pour division de fréquence et synthétiseur équipé d'un tel circuit. |
-
1983
- 1983-04-30 JP JP7650383A patent/JPS59201529A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2695773A1 (fr) * | 1992-09-11 | 1994-03-18 | Thomson Csf | Circuit de comptage pour division de fréquence et synthétiseur équipé d'un tel circuit. |
| EP0592260A1 (fr) * | 1992-09-11 | 1994-04-13 | Thomson-Csf | Circuit de comptage pour division de fréquence, et synthétiseur équipé d'un tel circuit |
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