JPS59207083A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS59207083A JPS59207083A JP58081207A JP8120783A JPS59207083A JP S59207083 A JPS59207083 A JP S59207083A JP 58081207 A JP58081207 A JP 58081207A JP 8120783 A JP8120783 A JP 8120783A JP S59207083 A JPS59207083 A JP S59207083A
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- JP
- Japan
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- 238000010586 diagram Methods 0.000 description 4
- 208000014392 Cat-eye syndrome Diseases 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、二つのチップイネーブル入力端子を有し、第
一のチップイネーブル入力端子にロウレベル、かつ第二
のチップイネーブル入力端子にノーイレベルの信号が入
力てれると、読み出し又は書き込みが可能となるＣＭＯ
Ｓメモリ回路に関する。
一のチップイネーブル入力端子にロウレベル、かつ第二
のチップイネーブル入力端子にノーイレベルの信号が入
力てれると、読み出し又は書き込みが可能となるＣＭＯ
Ｓメモリ回路に関する。
以下「ロウレベル」、「ハイレベルＪ Ｕ、’Ｉ’ＴＬ
レベルを含む電圧レベルを表わすものとする。（（例え
ば、電源電圧■ｃｃ＝５ｖで「ロウレベル」はＯｖ〜０
．８■、「〕・イレペル」は２．２ｖ〜５Ｖである。）
以下で使用している「ロウレベル」、「ノ・イレペル」
もこの意味での電圧レベルとする。
レベルを含む電圧レベルを表わすものとする。（（例え
ば、電源電圧■ｃｃ＝５ｖで「ロウレベル」はＯｖ〜０
．８■、「〕・イレペル」は２．２ｖ〜５Ｖである。）
以下で使用している「ロウレベル」、「ノ・イレペル」
もこの意味での電圧レベルとする。
第１図（ａｌに、従来のＣＭＯＳメモリ回路の一例を示
す。二つのチップイネーブル入力信号ＣＢ、。
す。二つのチップイネーブル入力信号ＣＢ、。
ＣＥ、は入力バッファ１０１に入力される。又、アドレ
ス信号Ａｉ、データ入力信号Ｄ□Ｎ １ライトイネ一ブ
ル入力信号ＷＥは、それぞれ入カッくツファ１０２に入
力式れる。入カッくツファ１０１は、第１図の（ｂｌ又
は（ｄ）′の如く構成でれる。また、入力バッファ１０
２は第１図の（Ｃ）の如く構成される。
ス信号Ａｉ、データ入力信号Ｄ□Ｎ １ライトイネ一ブ
ル入力信号ＷＥは、それぞれ入カッくツファ１０２に入
力式れる。入カッくツファ１０１は、第１図の（ｂｌ又
は（ｄ）′の如く構成でれる。また、入力バッファ１０
２は第１図の（Ｃ）の如く構成される。
アドレス信号Ａｆのバッファ信号Ａｉ、Ａｉから、アド
レスデコーダ部１０３で所望のメモリ七ルが選択てれる
。ＤＸＮ 制御部１０４ＩＤＤＵＴ制御部１０６は、そ
れぞれデータの読み出し１．書き込みの制御を行なう。
レスデコーダ部１０３で所望のメモリ七ルが選択てれる
。ＤＸＮ 制御部１０４ＩＤＤＵＴ制御部１０６は、そ
れぞれデータの読み出し１．書き込みの制御を行なう。
第１図（Ｃ）の入力バッファ１０２はＣＥ／がＶｃｃｌ
ｙＴＰ１以上の場合、電源電流を消費しない、即ちＣＥ
／信号で電源電流の消費を制御できる。但し、Ｖｃｃは
電流電圧、Ｖ Ｔ ＰはＰチャンネルトランジスタの閾
値電圧とする。同様に、アドレス・デコーダ部１０３．
ＤＩＮ制御部１０４．Ｄｎｔ７ｙ制御部１０６について
も、不要な電力消費がないように、ＣＥ／信号で制御で
れる。
ｙＴＰ１以上の場合、電源電流を消費しない、即ちＣＥ
／信号で電源電流の消費を制御できる。但し、Ｖｃｃは
電流電圧、Ｖ Ｔ ＰはＰチャンネルトランジスタの閾
値電圧とする。同様に、アドレス・デコーダ部１０３．
ＤＩＮ制御部１０４．Ｄｎｔ７ｙ制御部１０６について
も、不要な電力消費がないように、ＣＥ／信号で制御で
れる。
次に、従来のチップイネーブル回路は第１図（ｂｌ又は
（ｄ）に示す通りであるが、この回路について図を用い
て説明する。このチップイネーブル回路の論理動作につ
いて以下に述べる。ＣＤＩにロウレベ信号はロウレベル
になり、読み出し、又は書き込みの動作状態となる。Ｃ
Ｅｌにノーイレベル、またはＣＥｌにロウレベルが入力
されると、ＣＥ／信号はノ１イレペルになり、待機状態
となる。
（ｄ）に示す通りであるが、この回路について図を用い
て説明する。このチップイネーブル回路の論理動作につ
いて以下に述べる。ＣＤＩにロウレベ信号はロウレベル
になり、読み出し、又は書き込みの動作状態となる。Ｃ
Ｅｌにノーイレベル、またはＣＥｌにロウレベルが入力
されると、ＣＥ／信号はノ１イレペルになり、待機状態
となる。
ところで、第１図（ｂＪにおいて、ＣＥｓにロウレベル
を入力して待機状態となる場合、ＣＥｓがＮチャンネル
トランジスタの閾値電圧ＶｙＮ（以下単にＶＴＮと記す
）以下であれば、ＣＥｘが如何なるレベルにあっても、
ＣＥｌ、ＣＥ＊各々の初段には買）ｆｆｌ電流（ＤＣ電
流）は流れない。一方、ＣＥｌにハイレベルを入力して
、待機状態となる場合、ＣＥＩがＶｃｃ −（Ｖｔｐ
１以上であっても、ＣＥａがＶＴＮ以下、またはＶｃｃ
７ ｌ Ｖｙｐ １以上でなければ、ＵＥｇの初段に
は１）Ｃ電流が流れてし、まう。つまり、ＣＥｘをＶｃ
ｃ−ＩＶ＾Ｎ１以上としただけでは、チップイネーブル
回路のＬ）Ｃ電流を遮断することができない。
を入力して待機状態となる場合、ＣＥｓがＮチャンネル
トランジスタの閾値電圧ＶｙＮ（以下単にＶＴＮと記す
）以下であれば、ＣＥｘが如何なるレベルにあっても、
ＣＥｌ、ＣＥ＊各々の初段には買）ｆｆｌ電流（ＤＣ電
流）は流れない。一方、ＣＥｌにハイレベルを入力して
、待機状態となる場合、ＣＥＩがＶｃｃ −（Ｖｔｐ
１以上であっても、ＣＥａがＶＴＮ以下、またはＶｃｃ
７ ｌ Ｖｙｐ １以上でなければ、ＵＥｇの初段に
は１）Ｃ電流が流れてし、まう。つまり、ＣＥｘをＶｃ
ｃ−ＩＶ＾Ｎ１以上としただけでは、チップイネーブル
回路のＬ）Ｃ電流を遮断することができない。
第１図（ｄＪのチップイネーブル回路に２いては、ＣＥ
ｌにハイレベルを入力して待機状態となる場合、ＣＥｌ
がＶｃｃ−ＩＶＴＰＩ以上であれば、ＣＥｌが如何なる
レベルにありても、ＣＥｌ、ＣＥ＊各々の初段にはＤＣ
電流は流れない。一方、ＣＥｓにロウレベルを入力して
待機状態となる場合、ＣＥＩＩが■ＴＮ以下テｈ ッＹ
−モ、ＣｈｌがＶＣＣＩＶＴＰＩ以上ｔ７ｈは■〒Ｎ以
下でなければ、ＣＥｚの初段にはＤＣ電流が流れてしま
う。つまり、Ｃ１；１ｌｆＶｔｙ以下としただけでは、
チップイネーブル回路のＤＣ電流を遮断することができ
ない。
ｌにハイレベルを入力して待機状態となる場合、ＣＥｌ
がＶｃｃ−ＩＶＴＰＩ以上であれば、ＣＥｌが如何なる
レベルにありても、ＣＥｌ、ＣＥ＊各々の初段にはＤＣ
電流は流れない。一方、ＣＥｓにロウレベルを入力して
待機状態となる場合、ＣＥＩＩが■ＴＮ以下テｈ ッＹ
−モ、ＣｈｌがＶＣＣＩＶＴＰＩ以上ｔ７ｈは■〒Ｎ以
下でなければ、ＣＥｚの初段にはＤＣ電流が流れてしま
う。つまり、Ｃ１；１ｌｆＶｔｙ以下としただけでは、
チップイネーブル回路のＤＣ電流を遮断することができ
ない。
しかし、このＬ）０％流は待機状態においては不要な電
力消費である。一方、この時前述の如くＣＥ／で制御さ
れる他の回路ブロックは不要な電力消費がない。以上説
明した様に、従来のチッグイネーブル回路第１図の（ｂ
）又は（ｄ）においては、ＣＥｌｆＶｃｃ −ｌ ＶＴ
Ｐ １以上ｔ＊ＵｃＥｓ ｅＶ”Ｎ以下、！：しただけ
では、チップイネーブル回路のＤＣ電流を遮断すること
ができないという欠点があった。
力消費である。一方、この時前述の如くＣＥ／で制御さ
れる他の回路ブロックは不要な電力消費がない。以上説
明した様に、従来のチッグイネーブル回路第１図の（ｂ
）又は（ｄ）においては、ＣＥｌｆＶｃｃ −ｌ ＶＴ
Ｐ １以上ｔ＊ＵｃＥｓ ｅＶ”Ｎ以下、！：しただけ
では、チップイネーブル回路のＤＣ電流を遮断すること
ができないという欠点があった。
従って本発明の目的は、ＣＤ３が如何なるレベルＫ ｈ
ッテモＣＥ１７＞ＥＶＣＣ−Ｉ ＶＴｐ １以上、アル
いはＣＥｌが如何なるレベルにあってもＣＢｓがＶＴＮ
以下であれば、チップイネーブル回路にＤＣ電流が流れ
ないＣＭＯＳメモリ回路を提供することにある。
ッテモＣＥ１７＞ＥＶＣＣ−Ｉ ＶＴｐ １以上、アル
いはＣＥｌが如何なるレベルにあってもＣＢｓがＶＴＮ
以下であれば、チップイネーブル回路にＤＣ電流が流れ
ないＣＭＯＳメモリ回路を提供することにある。
本発明によるＣＭ０８メモリ回路は、第一のチップイネ
ーブル信号ＣＥｘ及び第二のチップイネーブル入力信号
ＣＥａ を入力とするチップイネーブル回路を有し、
ＣＥｌがロウレベルかつＣＥＢがハイレベルの時、読み
出し又は簀き込みが可能となるメモリ回路ニ於て、ＣＥ
ｚ ７）Ｘ Ｖ ＣＣｌ ’Ｖ” Ｉ以上ｔたはＣＥｓ
がｖＴＮ以下の時、前記チップイネープル回路のＤＣ電
流ｆ：、［断する第一の手段を備えることを特徴とする
。あるいは、前記第一の手段がＣＢｘがゲートに接続さ
）また箒−のＰチャンネルトランジスタと、ＣＥＩｌが
ゲートに各々接続された第二のＰチャンネルトランジス
タ及び第一のＮチャンネルトランジスタとを縦続接続し
て構成されること、またにＵＥｌかゲートに各々接続さ
れた第三のＰチャンネルトランジスタ及び第二のＮチャ
ンネルトランジスタと、ＣＢｓがゲートに接続された抛
三のＮチャンネルトランジスタとを縦続接続して構成さ
れることを特徴とする。
ーブル信号ＣＥｘ及び第二のチップイネーブル入力信号
ＣＥａ を入力とするチップイネーブル回路を有し、
ＣＥｌがロウレベルかつＣＥＢがハイレベルの時、読み
出し又は簀き込みが可能となるメモリ回路ニ於て、ＣＥ
ｚ ７）Ｘ Ｖ ＣＣｌ ’Ｖ” Ｉ以上ｔたはＣＥｓ
がｖＴＮ以下の時、前記チップイネープル回路のＤＣ電
流ｆ：、［断する第一の手段を備えることを特徴とする
。あるいは、前記第一の手段がＣＢｘがゲートに接続さ
）また箒−のＰチャンネルトランジスタと、ＣＥＩｌが
ゲートに各々接続された第二のＰチャンネルトランジス
タ及び第一のＮチャンネルトランジスタとを縦続接続し
て構成されること、またにＵＥｌかゲートに各々接続さ
れた第三のＰチャンネルトランジスタ及び第二のＮチャ
ンネルトランジスタと、ＣＢｓがゲートに接続された抛
三のＮチャンネルトランジスタとを縦続接続して構成さ
れることを特徴とする。
本発明の第一の実施例を第２図を使って説明する。
本実施例は、第１図の入カッ（ソファ１０１を第２図の
回路２０１で置き換えたＣｒｈｏｓメモリ回路である。
回路２０１で置き換えたＣｒｈｏｓメモリ回路である。
Ｑ２１．Ｑ２２２．Ｑ２５．Ｑ２６．Ｑ２８はＰチャン
ネルトランジスタ、Ｑ２３ 、Ｑ２４ 。
ネルトランジスタ、Ｑ２３ 、Ｑ２４ 。
Ｑ２７．Ｑ２９けＮチャンネルトランジスタ、Ｎ２１、
Ｎ２２は節点である。まず、ＣＥｔがＶｃｃ−ＩＶＴＰ
Ｉ以上の場合について説明する。Ｑ２３がオンし、Ｎ！
ｔはＧＮＤ電位となり、Ｑ２８がオンし、 ＣＥｌはＶ
ｃｃ電位の）−イレベルとなる。このとき、Ｑ２２はオ
フしているので、ＣＥｌの初段にはＤＣ電流は流れない
。一方、ＣＥｌが如何なるレベルにあってもＱ２５がオ
フしているので、ｅｇｇの初段にもまたＤＣ電流は流れ
ない。
Ｎ２２は節点である。まず、ＣＥｔがＶｃｃ−ＩＶＴＰ
Ｉ以上の場合について説明する。Ｑ２３がオンし、Ｎ！
ｔはＧＮＤ電位となり、Ｑ２８がオンし、 ＣＥｌはＶ
ｃｃ電位の）−イレベルとなる。このとき、Ｑ２２はオ
フしているので、ＣＥｌの初段にはＤＣ電流は流れない
。一方、ＣＥｌが如何なるレベルにあってもＱ２５がオ
フしているので、ｅｇｇの初段にもまたＤＣ電流は流れ
ない。
次にＣＥｉがＶＴＮ以下の場合について説明する。
このときＣＥｈがＶｃｃ−ｌＶｒｐｌ 以上であれば
、前に述べた様にＣＥｌ及びＣＥｓの初段にはＤＣｉ流
は流れず、ＣＥｌ−はノ州レベルである。ｅＥｘ が
Ｖｃｃ−ＩＶＴＰＩ以下の時は、Ｑ２５．Ｑ２６はオン
し、Ｎ２２はＶｃｃ 電位となる。従って、Ｑ２４が
オンし、ｌ’Ｊ２１はＧＮＩ）電位となり、ＣＢ’はＶ
ｃｃ電位のノ・イレペルとなる。このとき、Ｑ２１及び
Ｑ２７はオフしているので、ＣＥｌ及びＣＥｓの初段に
はＩ）Ｃ電流は流れない。以上より、 ＣＥｓＶＴＮ以
下の場合は、ＣＥｔが如何るレベルにあっても、ＣＥＩ
及びＣＥｓの初段にはＤＣ電流が流れないことがわかる
。尚、本実施例に於て絖み出し又は書き込み動作が可能
となるのは、前記従来例と同じ（、ＣＥｌがロウレベル
かつＣＥｓが）１イレペルの場合である。
、前に述べた様にＣＥｌ及びＣＥｓの初段にはＤＣｉ流
は流れず、ＣＥｌ−はノ州レベルである。ｅＥｘ が
Ｖｃｃ−ＩＶＴＰＩ以下の時は、Ｑ２５．Ｑ２６はオン
し、Ｎ２２はＶｃｃ 電位となる。従って、Ｑ２４が
オンし、ｌ’Ｊ２１はＧＮＩ）電位となり、ＣＢ’はＶ
ｃｃ電位のノ・イレペルとなる。このとき、Ｑ２１及び
Ｑ２７はオフしているので、ＣＥｌ及びＣＥｓの初段に
はＩ）Ｃ電流は流れない。以上より、 ＣＥｓＶＴＮ以
下の場合は、ＣＥｔが如何るレベルにあっても、ＣＥＩ
及びＣＥｓの初段にはＤＣ電流が流れないことがわかる
。尚、本実施例に於て絖み出し又は書き込み動作が可能
となるのは、前記従来例と同じ（、ＣＥｌがロウレベル
かつＣＥｓが）１イレペルの場合である。
以上説明した様に、本実施例のＣＭＯＳメモリ回路にヨ
ｔｌｔｆ、ＣＥｔ Ｖｃｃ −Ｉ Ｖ’ＴＰ ｌ 以上
、あるいはＣＥＺをＶＴＮ以下にするだけで、ＣＥｌ及
びＣＥＺの初段のＤＣ電流を遮断することができる。
ｔｌｔｆ、ＣＥｔ Ｖｃｃ −Ｉ Ｖ’ＴＰ ｌ 以上
、あるいはＣＥＺをＶＴＮ以下にするだけで、ＣＥｌ及
びＣＥＺの初段のＤＣ電流を遮断することができる。
本発明の第二の実施例全第３図を使って説明する。本実
施例は、第１図の入力バッファ１０１を第３図の回路３
０１で置き換えたものである。第３図に於て、Ｑ３１．
Ｑ３４．Ｑ３５はチャンネルトランジスタ、Ｑ３２．Ｑ
３３．Ｑ３６．Ｑ３７はＮチャンネルトランジスタ、Ｎ
３１は節点である。まず、ＣＥｓがＶＴＮ以下の場合に
ついて説明する。Ｑ３４がオンし、ＣＥｌはＶｃｃ＠、
位のノ・イレベルとなる。このとき、Ｑ３６及びＱ、３
３はオフしているので、ｅｈｈが如何なるレベルにあっ
ても、ＣＥｓ及びＣ−Ｅ ＞の初段にはＤＣ電流が流れ
ない。
施例は、第１図の入力バッファ１０１を第３図の回路３
０１で置き換えたものである。第３図に於て、Ｑ３１．
Ｑ３４．Ｑ３５はチャンネルトランジスタ、Ｑ３２．Ｑ
３３．Ｑ３６．Ｑ３７はＮチャンネルトランジスタ、Ｎ
３１は節点である。まず、ＣＥｓがＶＴＮ以下の場合に
ついて説明する。Ｑ３４がオンし、ＣＥｌはＶｃｃ＠、
位のノ・イレベルとなる。このとき、Ｑ３６及びＱ、３
３はオフしているので、ｅｈｈが如何なるレベルにあっ
ても、ＣＥｓ及びＣ−Ｅ ＞の初段にはＤＣ電流が流れ
ない。
次にＣＥｘがＶｃｃ−ｌＶＴｉ川以上用場合について説
明する。ここで、ＣＥｉがｖｑｘ以下の場合は、前に述
べた様にＣＥｌ及びＣＥｓの初段にはＤＣ電流は流れず
、ＣＥｌはハイレベルである。次にＣＥｓがＶτＮ以上
の時は、Ｑ３２．Ｑ３３はオンし、Ｑ３１がオフしてい
るためＮ３１はＧＮＩ）電位となる。従って、Ｑ３５が
オンし、ＵＥ’はｖｃｃｔ位のハイレベルとなる。この
場合もＱ３１．Ｑ３７がオフしているのでＣＥｓが如何
なるレベルにあってもＣＥＳ及びＣＥｌの初段にはＤＣ
′Ｆ！Ｌ流が流れない。尚、本実施例に於て読み出し又
は書き込み動作が可能となるのは、前記従来例と同じく
、ＣＥｌがロウレベルかつＣＥｍがハイレベルの場合で
ある。
明する。ここで、ＣＥｉがｖｑｘ以下の場合は、前に述
べた様にＣＥｌ及びＣＥｓの初段にはＤＣ電流は流れず
、ＣＥｌはハイレベルである。次にＣＥｓがＶτＮ以上
の時は、Ｑ３２．Ｑ３３はオンし、Ｑ３１がオフしてい
るためＮ３１はＧＮＩ）電位となる。従って、Ｑ３５が
オンし、ＵＥ’はｖｃｃｔ位のハイレベルとなる。この
場合もＱ３１．Ｑ３７がオフしているのでＣＥｓが如何
なるレベルにあってもＣＥＳ及びＣＥｌの初段にはＤＣ
′Ｆ！Ｌ流が流れない。尚、本実施例に於て読み出し又
は書き込み動作が可能となるのは、前記従来例と同じく
、ＣＥｌがロウレベルかつＣＥｍがハイレベルの場合で
ある。
以上説明した様に、本発明によれば、ＣＥＩ をＶｃ
ｃ−ＩＶＴＰＩ以上、あるいはＣＥｚを■ｔｓ以下にす
るだけで、ＣＥＩ及びＣＥｓの初段のＤＣ電流を遮断す
ることができる。
ｃ−ＩＶＴＰＩ以上、あるいはＣＥｚを■ｔｓ以下にす
るだけで、ＣＥＩ及びＣＥｓの初段のＤＣ電流を遮断す
ることができる。
また、本発明は前記各実施例に限らず、本発明の主旨を
満たす種々の応用例が可能であることは言うまでもない
。
満たす種々の応用例が可能であることは言うまでもない
。
第１図（ａｌ 、 （ｂｌ 、 （ＩＪ 、 （ｄ）は
従来例を示す回路図、第２図は本発明の第一の実施例を
示す部分回路図、第３図は同じく第二の実施例を示す部
分回路図である。 １０１．１０２・・・・・・入力バッファ、１０３・・
・・・・アドレスデコーダ部、１０４ ・・・・ＤＩＮ
制御部、１０５・・・・・・メモリセルマトリックス部
、１０６・・・・・・Ｄｎｔ＋Ｔ制御部、２０１，３０
１・・・・・・入力バッファ。 第１旧 ｔｄ） 旧 穎 １ε ・
従来例を示す回路図、第２図は本発明の第一の実施例を
示す部分回路図、第３図は同じく第二の実施例を示す部
分回路図である。 １０１．１０２・・・・・・入力バッファ、１０３・・
・・・・アドレスデコーダ部、１０４ ・・・・ＤＩＮ
制御部、１０５・・・・・・メモリセルマトリックス部
、１０６・・・・・・Ｄｎｔ＋Ｔ制御部、２０１，３０
１・・・・・・入力バッファ。 第１旧 ｔｄ） 旧 穎 １ε ・
Claims (2)
- （１）第一〇チップイネーブル信号及び第二のチップイ
ネーブル信号を入力とするチップイネーブル回路を有し
、前記第一のチップイネーブル信号がロウレベルかつ前
記第二のチップイネーブル信号がハイレベルの時、読み
出し又は書キ込みが可能となるメモリ回路に於て、前記
第一のチップイネーブル信号が電源電圧とＰチャンネル
トランジスタの閾値電圧の絶対値との差板上、または前
記第二のチップイネーブル信号かへチャンネルトランジ
スタの閾値電圧以下の時、前記チップイネーブル回路の
ＤＣ的な電源電流を遮断する湧−の手段を備えることを
特徴とするメモリ回路。 - （２） 前記第一の手段が、前記第一のチップイネー
ブル入力がゲートに接続された第一のＰチャンネルトラ
ンジスタと、前記第二のチップイネーブル入力がゲート
に各々接続さオＬ ７Ｔｈ 第二のＰチャンネルトラン
ジスタ及び第一のＮチャンネルトランジスタとを縦続接
続して構成でれること、′または、前記第一のチップイ
ネーブル入力がゲートに各々接続された第三のＰチャン
ネルトランジスタ及び第二のＮチャンネルトランジスタ
と、前記第二のチップイネーブル回路がゲートに接続さ
れた鵠三のＮチャンネルトランジスタとを縦続接続して
構成されることを特徴とする特許請求の範囲第（１）項
に記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081207A JPS59207083A (ja) | 1983-05-10 | 1983-05-10 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081207A JPS59207083A (ja) | 1983-05-10 | 1983-05-10 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207083A true JPS59207083A (ja) | 1984-11-24 |
Family
ID=13740037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081207A Pending JPS59207083A (ja) | 1983-05-10 | 1983-05-10 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287895A (ja) * | 1988-05-16 | 1989-11-20 | Toshiba Corp | 半導体メモリ |
-
1983
- 1983-05-10 JP JP58081207A patent/JPS59207083A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287895A (ja) * | 1988-05-16 | 1989-11-20 | Toshiba Corp | 半導体メモリ |
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